HDL_BITS 练习（一）

发现一个在线练习Verilog hdl的网站https://hdlbits.01xz.net/wiki/，省去了安装quartus 和xilinx相关软件的功夫，非常适合初学者。在线练习。

相关的网站介绍和练习答案CSDN上就有，hdlbits 练习汇总_学渣的博客-CSDN博客_hdlbits，也可以自己百度谷歌都行。

本文只是用于自己练习,不足之处不吝指教。

1  basics 

1) simple wire

 大略翻译：

创建分别带有输入输出wire的模块（module)

不同于物理上（physic）的线（wire)，verilog hdl 中的wire变量只有单向流动（directional)，input/output中的一种。

Verilog hdl 中的continuous assignment赋值语句

assign left_side = right_side；意味着右边的信号量通过wire通道赋值给左边。

模块（module）的端口也区分输入输出（input/output)方向

下图描述了verilog hdl代码 如何阐述电路的结构的。（略）

练习：

module top_module( input in, output out );
    assign out=in;
endmodule
 

tips：

1 hint 可以得到练习的提示

2 show solution 官方答案

3 write your solution 自己输入代码练习，之后再点击submit，会输出仿真结果compile and simulate

4 如果代码正确，会得出 Status：success .并且给出仿真波形/如果代码错误，会得到错误信息或者仿真错误信息

 

 感觉是非常不错的verilog hdl 在线练习平台。