Versal - 基础4（VD100+Versal IBERT）

最新推荐文章于 2025-05-23 22:47:44 发布

hi94

最新推荐文章于 2025-05-23 22:47:44 发布

阅读量1.2k

点赞数 23

分类专栏：嵌入式硬件文章标签： fpga开发眼图测试高速串行接口

本文链接：https://blog.csdn.net/DongDong314/article/details/145283981

版权

1. 简介

在之前的一篇博文中，我分享了在 Zynq Ultrascale+ MPSoC 中使用 IBERT 的方法。

《Vivado - 集成眼图分析仪 + Serial I/O IBERT + 误码率_vivado ibert-CSDN博客》

本文进一步探讨 Versal 中使用 IBERT 的方法。

2. 硬件平台

芯片：XCVE2302-SFVA784-1LP-E-S，包含两个 GT Bank。

2.1 VD100

2.1.1 时钟梳理

按照原理图，确定 Clock Sources 和 Destinations。

Source:
------------------------------------------------------------------------
G4(SiT9121AI-2B1-33E156.250000) -> caps -> SFP_CLK_P(N) -> U2A(conn) ->|

Destinations(XCVE2302-SFVA784-1LP-E-S)(U1):
---------------------------------------------------
|-> U24A.B9(104_CLK0_P) -> U1.H7(GTYP_REFCLKP0_104)
|-> U24A.B8(104_CLK0_N) -> U1.H6(GTYP_REFCLKN0_104)