基于ad9361的ASK调制解调系统，实现bit位的成功解调

已于 2024-04-09 20:01:26 修改
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文章标签： fpga开发 射频工程 基带工程 硬件工程 硬件架构
于 2024-04-09 16:56:17 首次发布
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先把ask调制和解调的结果展示一下

系统刚运行时的解调bit结果和数据存在错误，运行到稳定时解码bit结果和发射数据一致。

初始运行的结果（baseban_bit是发射数据，dataout是解调后位同步结果）

运行一段时间后的结果（baseban_bit是发射数据，dataout是解调后位同步结果）

系统框图

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douzi_adc
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手把手教你玩转AD9361数字调制解调系列（一） ----纯逻辑实现ASK信号的数字调制解调
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本篇文章将介绍如何通过AD9361发射FSK信号以及纯verilog代码实现和讲解。
hdl-master.zip_ad9361 ip 核说明_ad9361 调试_axi_ad7175_kc705_qpsk mat
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AD9361的ip核，已经调试通过，在vivado上可以运行通。AD9361是一个双通道的便捷收发器，通常用于3G/4G基站。
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软件环境：vivado 2019.1 硬件平台：XC7Z020 作为AD/DA标杆，感觉只要参与过一些AD/DA项目，基本避不开用ADI的片子。ADI的手册和资料做的也是，那叫一地道。所以今天就来说一说，如何针对某一款ADI的片子，生成ADI的例子工程，在这里我以AD9361的demo工程为例。 由于是在windows平台进行工程编译，而ADI在github上提供的demo需要使用make生成，所以就需要在windows平台下有类似于linux的环境工具，来对demo工程进行make，我使用的是cygw
创建AD9361的vivado工程并导入SDK（ZYNQ平台）
大侠在线摸鱼
06-30 8193
vivado版本 2017.4（其它版本步骤基本相同）（官网步骤都有配图进入可查看） （官网链接 https://wiki.analog.com/resources/fpga/docs/build） 1、下载no-os文件 2018_r1 https://github.com/analogdevicesinc/no-OS 2、下载hdl文件2018_r1 https://github.com/analogdevicesinc/hdl/releases 3、windows（linux查看官网） 安装Cygwi
基于stm32的2FSK调制解调器设计
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FPGA纯逻辑控制AD936x/AD9361配置寄存器/AD9361纯硬件设计/AD9361配置流程/zynq配置ad9361//AD936x教程/纯Verilog配置AD9361（三）
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开源ZYNQ AD9361软件无线电平台
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基于AD9361的BPSK调制解调器、位同步、误码率测试demo
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通过该调制解调器，开发者可以实现高性能的数字通信系统，并对系统进行准确的位同步和误码率测试。本文将介绍基于AD9361的BPSK调制解调器，包括位同步和误码率测试的demo，并提供了相应的verilog代码和工程。在本项目中，我们基于AD9361设计了一个BPSK调制解调器，并提供了相应的位同步和误码率测试功能。在BPSK调制解调器中，我们提供了相应的统计和计算模块，用于得出准确的误码率。通过采样时钟的同步，我们可以确保接收端在正确的时间点进行采样，并提供正确的数据输入。3. BPSK调制解调器设计。
AD9361结构及功能解析
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1、简介（原创链接在文末） AD9361是ADI推出的面向3G和4G基站应用的高性能、高集成度的射频解决方案。该器件集RF前端与灵活的混合信号基带部分为一体，集成频率合成器，为处理器提供可配置数字接口。AD9361接收器LO工作频率范围为70 MHz至6.0 GHz，发射器LO工作频率范围为47 MHz至6.0 GHz，涵盖大部分特许执照和免执照频段，支持的通道带宽范围为200 kHz以下至56 MHz。 两个独立的直接变频接收器拥有首屈一指的噪声系数和线性度。每个接收(RX)子系统都拥有独立的自动增益控
AD9361_FPGA的PL端纯逻辑（verilog）配置AD9361（六）_实现2FSK信号的数字调制
qq_34410201的博客
06-25 1078
对于数字信号调制，都采用IQ正交调制，包括MSK、QAM等其他调制均是如此，利用前面博客所写的接口函数和转换软件，将重点只关注调制信号本身设计，不用再考虑AD9361接口问题，将更多的经历关注到信号设计本身，对于AD9361的配置按照之前的博客配置非常简单。
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