FPGA之fifo设计

                                                           FPGA之手撕fifo（含设计代码和仿真）

本文回答以下几个问题：

1：fifo的读空和写满信号如何给出

2：fifo的写控制模块设计

3：fifo的读控制模块设计

4：双口RAM使用

5：顶层文件

6：仿真文件编写

7：modelsim的RTL仿真

 

1：上一篇文章（FPGA之FIFO IP核详细教程）已经简单说了一下读写指针变换准则：概括一句话就是读地址和写地址不能相同，读地址不能追上写地址，写地址不能追上读地址（多一个周期），你可以把他们想成在一个圆圈上转动。那读写地址相同的情况如何区分呢？到底是读地址追上写地址（读空），还是写地址经过一个存储深度周期后追上读地址（写满）呢？

    这一段回答上一段的两个问题。对于读写地址来说地址的每一位对应其在地址数的权值，如4位地址MSB（高位）到LSB（低位）都有自己的数值分别是8,4,2,1，换句话说就是我有专门的用处了，别让我干其他事情了，心有余而力不足。所以无法用真实对应于RAM上地址的其中一位或者多位来区分读空和写满信号。这时只有在高位增加一位来区分。如8位地址在首位增加一位，看起来是16个数，其实真实地址（下面说的读地址写地址都是4位，真实地址是3位）还是只有8。先说读空这种情况最好理解，就是读地址追上了些地址，也就是读写地址的每一位都一样。图1右侧是写满时候的指针情况，可以看到读地址是0001，写地址是1001，首位不同而后三位相同。

      读写地址要对比，要涉及到跨时钟域了，但是地址仅仅是8421BCD编码在跨时钟域时候有缺陷：相邻地址间存在多bit变化情况如0111——>1000就发生4bit变化，多比特跨时钟域传输很容易产生亚稳态。这时你可能会想把信号在另一个时钟域打两拍就可以大大降低亚稳态发生概率了。没错，确实是可以将信号打两排，但是地址位数较多时候会消耗很多芯片内部的资源。