触发器（SR锁存器、SR触发器、JK触发器、D触发器、T触发器）

        在各种复杂的数字电路中，不但需要对二值信号进行算术运算和逻辑运算，还经常需要将这些信号和运算结果保存起来。为此，需要使用具有记忆功能的基本逻辑单元。能够存储1位二值信号的基本单元电路统称为触发器（Flip-Flop）。

        为了实现记忆1位二值信号的功能，触发器必须具备以下两个基本特点：

A：具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1.

B：在触发信号的操作下，根据不同的输入信号可以置成0或1状态。

        由于采用的电路结构形式不同，触发信号的触发方式也不一样，按触发方式的不同触发器可以分为电平触发、脉冲触发和边沿触发三种。

        由于控制方式的不同（即信号的输入方式以及触发器状态随输入信号变化的规律不同），触发器的逻辑功能在细节上又有所不同。根据触发器逻辑功能的不同主要分为SR触发器、JK触发器、T触发器、D触发器。

SR(set-reset latch)锁存器

        SR锁存器，是各种触发器电路的基本构成部分，由于它的置0或置1是由输入信号直接完成，无需触发信号的触发，所以没将它归入到触发器类别中，以示区别。但理解SR锁存器是理解各类触发器的基础，各类触发器基本都衍生于SR锁存器。

由或非门构成的SR锁存器的电路结构如下左：        由与非门构成的SR锁存器的电路结构如下右：

               

  

Q,Q ′称为输出端，并且定义Q = 1 , Q ′ = 0 为锁存器的1状态，Q = 0 , Q ′ = 1 为锁存器的0状态 。S 称为置1输入端（置位端），R称为置0输入端（复位端）

电路真值表(也叫特性表)特别说明：
Q 初态(锁存器原来的状态)
Q* 次态(锁存器新的状态)

a.用或非门组成的SR锁存器的特性表：                    b.用与非门组成的SR锁存器的特性表：

  

①：或非门SR锁存器的0禁态（不定态），同时去掉S和R的高电平加低电平，输出状态不确定。（所以S和R不能同为1）

②：与非门SR锁存器的1禁态（不定态），同时去掉S和R的低电平加高电平，输出状态不确定。（所以S和R不能同为0）

由a或非门的SR锁存器特性表可看出：

1.输入信号必须满足S&R = 0 [两者同时为高电平时，Q和Q'同时置0会导致下一个状态不确定，所以不允许]
2.设值状态：在满足1条件的前提下，

        当S为1时，不论Q为何状态，次态Q* 都将为1. （置1状态）

        当R