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原创 ZYNQ-7 LAB1:UART+MIO+EMIO+AXI GPIO+中断
硬件电路板:Xilinx的ZC702开发板主芯片:ZYNQ-7000 XC7Z020用到的外设:UART、LED、拨码开关开发环境:家用电脑,Windows操作系统下的Vivado2017.2+SDKZYNQ PS设置:standalone模式(无操作系统)、单核程序加载模式:JTAG配件:电源、两根USB线,接口见开发板说明工程源码下载见文末链接。1.工程简介1.1 VIVADO开发工程的顶层设计如下图所示,包含了PS、AXI GPIO核、ILA、VIO以及AX.
2023-05-30 14:07:35
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原创 关于指令集的基本知识
CISC:在CISC微处理器中,程序的各条指令是按顺序串行执行的,每条指令中的各个操作也是按顺序串行执行的。CISC最常见的例子是现在绝大多数家用计算机和网络服务器所使用的 AMD64 指令集(也叫 x86-64、x86_64、Intel 64、EM64T 等等)。RISC:是一种执行较少类型计算机指令的微处理器,能够以更快的速度执行操作(每秒执行更多百万条指令,即MIPS)。指令(又称机器指令)是指示计算机执行某种操作的命令,是计算机运行的最小功能单位。2.CISC和RISC的本质区别。
2023-05-30 14:06:39
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转载 ZYNQ-7 几种DMA的区别与对比
一 AXI总线与DMA对于ZYNQ,掌握PS与PL的高速接口;掌握几种DMA的区别与用法;能够编写基于AXI-4总线的用户IP且打包,意味着对ZYNQ器件的掌握已经进入了真正的入门,或中级水平。 本篇文章旨在通过简单清晰的描述,让读者快速理解ZYNQ-7000几种DMA的区别。并愿在之后陆续给出几种DMA配合ADC08200、ZedBoard开发板用作数据采集的例子,供参考学习与使用。还望大家支持。 二 PS内部DMAZYNQ不光有在.bd里供我们拖拽框图的PL区域的DMA,还有位于PS处理器内的A
2021-05-23 00:33:32
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转载 AXI总线的一些知识
AXI-stream总线简介-LDD本节介绍的AXI是个什么东西呢,它其实不属于Zynq,不属于Xilinx,而是属于ARM。它是ARM最新的总线接口,以前叫做AMBA,从3.0以后就称为AXI了。Zynq是以ARM作为核心的,运行时也是第一个“醒”过来,然后找可执行代码,找到后进入FSBL(第一引导阶段),接着找配置逻辑部分的bit文件,找到后就叫醒PL按照bit中的方式运行,再接着找可执行代码,进入SSBL(第二引导阶段),这时就可以初始化操作系...
2021-05-22 23:35:21
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转载 ZYNQ-7的芯片引脚
文章涉及资料: ① xc7z020clg400pkg.xlsx ② ug865-Zynq-7000-Pkg-Pinout.pdf 一、引脚描述 本文以xc7z020clg400为例进行说明。所有400个引脚如下图所示。 User I/O Pins Configuration Pins Power/Ground Pins PS ...
2021-05-14 13:06:39
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原创 ZYNQ-7 PS的中断
先上专业名词:IRQ:Interrupt Request,中断请求 FIQ:Fast Interrupt Request,快速中断请求 PPI:private peripheral interrupts,私有外设中断 SPI:shared peripheral interrupts,共享外设中断 SGI:software generated interrupts,软件生成的中断 IPI:Inter-Processor Interrupts,处理器间中断 NMI:Non-Maskable I.
2021-05-13 00:51:42
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原创 VITIS统一开发平台的结构层次
前言 最近Xilinx统一了Vivado、SDK、HLS、SDSoC等软件并集成了更多的开源IP核,推出了Vitis统一软件平台,使我们不再需要关注底层的Verilog实现。 Vitis架构 XRT 由上图可以看到,Xilinx为我们提供了各种各样的加速库,而XRT(Xilin...
2021-05-12 14:23:51
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转载 ZYNQ Block Design中总线位宽的截取与合并操作
ZYNQ Block Design中总线位宽的截取与合并操作 </h1> <div class="clear"></div> <div class="postBody"> <div id="cnblogs_post_body" class="blogpost-body blogpost-body-html">前言在某些需求下,数据的...
2021-05-11 13:13:22
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转载 Debug和Release的区别
Debug 版本Debug 是“调试”的意思,Debug 版本就是为调试而生的,编译器在生成 Debug 版本的程序时会加入调试辅助信息,并且很少会进行优化,程序还是“原汁原味”的。你没听错,不是任何一个程序都可以调试的,程序中必须包含额外的辅助信息才能调试,否则调试器也无从下手。Release 版本Release 是“发行”的意思,Release 版本就是最终交给用户的程序,编译器会使尽浑身解数对它进行优化,以提高执行效率,虽然最终的运行结果仍然是我们期望的,但底层的执行流程可能已经改变了。
2021-05-10 16:34:22
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转载 MPSoC的启动流程
近期,也是学习Zynq 有一段时间了,之前接触的是Cyclone V的SOC,其引导过程属于FPGA引导HPS,程序的下载步骤也非常的繁琐;后来用了Zynq后,瞬间感觉方便了好多,下载只需一键了,哈哈! Zynq启动是由ARM引导的FPGA的,同时也包括用户程序的加载!为了更好理解Zynq UltraScale+ MPSoC的启动流程,我花了一星期的空余时间,查了大量的官方资料,汇总的详细的启动流程,对这方面感兴趣的可以收藏下来!Zynq启动分为三个步骤,如下:预配置阶段(Pre-configuration
2021-05-10 16:05:49
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原创 使用Vitis固化程序
步骤一:创建Vitis工程的时候,记得勾选Generate boot components,这样可以生成FSBL文件。步骤二:编译好工程。右键你的app工程,点击creat boot image:一般来说上图界面保持默认就好,注意图中最下面boot image partitions中的3个文件的顺序一定不能错。如果你只是用PS,PL没有任何逻辑,也没用PL的任何接口,中间第2个.bit文件可以删除。步骤三:点击Creat Image按钮,就可以生成.bin文件啦。生成后的
2021-05-10 15:57:50
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原创 Vitis中的各类型文件
1.xsa全称:??用途:由Vivado导出的PS的硬件平台信息,用于PS工程硬件底层的建立。生成后名称与Vivado中的顶层的名字相同。 在Vitis IDE界面,创建工程的时候需要关联添加。2.spr全称:??用途:驱动支持包的说明文档,可导入示例工程。...
2021-05-10 15:26:59
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原创 ZYNQ-7 PS的GPIO
我们把ZYNQ7芯片的PS部分单独看作一个芯片更好理解一些。那么PS“这个芯片”的GPIO如上图所示分为4个bank。MIObank0与bank1共54个IO,这个54个IO统称为MIO(Multiuse I/O),译为多用途的IO。MIO直接引到了zynq芯片外部,直接与PCB板上的外设连接。这54个IO都能当普通IO来控制,还可以选择使用为某种专用接口,灰色部分是有限制的,蓝色部分是用户可以任意选的。MIO可以用作各种接口,非常方便。硬件、驱动程序都是现成的,只需在VIVADO中..
2021-05-09 16:56:16
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原创 SDK中的各类型文件
1.elf全称:Executable and Linkable Format,可执行可链接文件格式用途:elf是一个二进制文件规范。用于定义不同类型的对象文件(Object files)中都放了什么东西、以及都以什么样的格式去放这些东西。arm需要它才能跑起来。参考:https://zhuanlan.zhihu.com/p/73114831 https://zhuanlan.zhihu.com/p/731148312.ld全称:linker script doma...
2021-05-09 00:56:45
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转载 Zynq7器件的时钟系统
目录 前言 1.系统PLL介绍 2.时钟使用模式 (1)正常操作情况: (2)bypass旁路模式: 3.时钟分支(Clock Branches) 4.系统时钟域 5.CPU CLOCK 附录 前言 Zynq器件的时钟子系统是PS(ARMCortex-A9)系统的一个集成部分,本文就ZYNQ器件的时钟子系统作简单描述,官方详细描述请参考附件链接。 参考博客: https://blog....
2021-05-08 22:48:52
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原创 VITIS的安装
今天是2021年5月7日,xilinx官网可以查到的最新版的VITIS的安装包是2020.3版本,但是只支持Versal器件所以我们选择安装2020.2版本。
2021-05-07 21:02:32
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