TIMING note2

所谓给综合加时序约束就是说要给综合器一个要求，比如我要求某条时序路径的最大延迟不能超过5ns，那么我可以用如下命令进行约束：

set_max_delay 5 -from {路径起点} -to {路径终点}

　　那么综合器收到这条指令之后，它会尽它所能去综合出延迟小于5ns的电路，如果它的最终结果为1ns，那么意味着电路的时序满足要求，否则，不满足时序约束，电路不能正常工作。

普通的综合仅仅综合出逻辑网表而不进行布局布线，其中的连线延迟也是基于厂商的经验，这就会导致不准确。

想象把上面的四条路径那幅图片，里面仅仅留下A而去除其他所有的路径：

 

 

上图中将用红笔划去不存在的地方，我们看到前面和后面两个寄存器之间的组合路径为M -> A -> T,所以如果你约束了时钟周期为5ns，而输入延迟（M的延迟）为2ns，同样输出延迟（T的延迟）为2ns，那么你给A留下的余地最大延迟为5-2-2=1ns，这就是对A组合逻辑路径进行了约束，要求其综合结果最大延迟不得超过1ns，如果综合结果为0.7ns，恭喜你，电路满足时序约束，否则，你可能要修改电路结构了。那么实际上这种约束方法同set_max_delay 1 -from [all_inputs] -to [all_outputs]没有什么两样，都是将其约束为最大延迟1ns，

 

写出完整的虚拟时钟设置方法：

create_clock -period 5 -name VCLK   (这个VCLK是你给起的名字）

set_input_delay -max 2 [all_inputs] 

set_output_delay -max 2 [all_outputs]

 

 

http://www.mamicode.com/info-detail-2341029.html