Cadence 16.5埋阻埋容PCB设计

Cadence 16.5埋阻埋容PCB设计

                              ------樊渝江

这是我写的第一次Cadence笔记，写的不是很好希望大家纠正。

以前一直使用的是Cadence 15.7，这次因为要使用埋阻埋容工艺所有更改成了16.5，16.5给我的感觉是很多工具都变位置了，还是摸索了一下才找到的，但封装和原理图的制作界面没怎么变还是保留以前界面。

开始我们的埋阻埋容设计了。

1.原理图网表输出。

为了方便我就不细说原理图是怎么建立的了，和15.7一样的没什么区别。

上图就是我建好的原理图，在导出网表之前我们要把每个期间的封装添上，然后进行DRC检查要不然在导网表的时候会报错。（我已经把封装添加进去了）

     先运行DRC检查，左键点击工程文件，等菜单栏变化后，点击Tools – Design Rules Check..

 

 

       然后会弹出出如下对话框

这个对话框就是DRC校验的设置对话框，如果没的特殊要的话，直接默认设置就OK了（15.7需要自己选，16.5默认的已经完全足够了）。

       软件就开始直接检查，有错误就会弹一个对话框出来告诉你问题在哪，没有错就会直接通过。

       DRC检查过后下一步就开始导出网表，点击Tools –Create Netlist,就会出现如下对话框。

第一次导出网表就把Create PCB Editor Netlist 那栏打上勾，网表输出的路径就是在你原理图工程下，成功后会多一个allegro的文件夹，里面就有网表。