脉冲边沿检测
在很多时候都要对输入脉冲进行边沿检测,如PS/2时序,ps2_data数据在ps2_clk时钟下降沿接收。
边沿检测Verilog程序代码:
布线布局后仿真波形如下图:
可以注意到其中的移位寄存器用了非阻塞赋值(<=)
ps2_clk_r0<=ps2_clk;
ps2_clk_r1<=ps2_clk_r0;
ps2_clk_r2<=ps2_clk_r1;
如果用阻塞赋值的话,综合的时候会把其中两个寄存器去点,用阻塞赋值(=)
ps2_clk_r0=ps2_clk;
ps2_clk_r1=ps2_clk_r0;
ps2_clk_r2=ps2_clk_r1;
会出来这样的警告:
WARNING:Xst:646 - Signal <ps2_clk_r0> is assigned but never used.
Register <ps2_clk_r2> equivalent to <ps2_clk_r1> has been removed
Found 1-bit register for signal <ps2_clk_r1>.
WARNING:Xst:2677 - Node <ps2_clk_r1> of sequenTIal type is unconnected in block <DetecEdge>.
从RTL可以看到,只剩ps2_clk_r1一个D触发器。
上图是非阻塞赋值综合后的RTL,可以看出,有三个D触发器做移位寄存器。通过移位,对边沿进行检测。
代码还有一种写法:
布线布局后仿真波形和之前程序的仿真波形一样