STA 基础知识

STA 基础知识

 

      STA的简单定义如下：套用特定的时序模型（Timing Model），针对特定电路分析其是否违反设计者给定的时序限制（Timing Constraint）。

 

      STA所需要的Timing Model就存放在标准组件库（Cell Library）中。这些必要的时序信息是以Timing Arc的方式呈现在标准组件库中。Timing Arc定义逻辑闸任两个端点之间的时序关系，其种类有Combinational Timing Arc、Setup Timing Arc、Hold Timing Arc、Edge Timing Arc、Preset and Clear Timing Arc、Recovery Timing Arc、Removal Timing Arc、Three State Enable & Disable Timing Arc、Width Timing Arc。其中第1、4、5、8项定义时序延迟，其它各项则是定义时序检查。

以Combinational Timing Arc为例，信号从输入到输出的延迟时间可以描述成以输入的转换时间（Transition Time）和输出的负载为变量的函数。描述的方式可以是线性的方式，也可以将这2个变量当成指针，建立时序表格（Timing Table），让STA软件可以查询出正确的延迟时间。这种以表格描述的方式会比上述线性描述的方式准确许多，因此现今市面上大部分的标准组件库皆采用产生时序表格的方式来建立Timing Model。

 

      联机延迟（Interconnect Delay），在布局与绕线前，组件在芯片中摆放的位置尚未确定，所以联机延迟是一个预估值。而在布局与绕线之后，联机延迟则是根据实际绕线计算出来的。对布局与绕线之前的联机延迟，通常是用Wireload Model来预估。Wireload Model根据芯片面积的预估大小及联机驱动组件数目（Fan-out）的多寡来决定联机的电阻和电容值，STA软件则利用这些电阻电容值计算出联机延迟。在布局与绕线之后，可以利用电阻电容萃取（RC Extraction）软件将绕线图形转换成实际的电阻电容电路，然后贴回（Back-annotate）STA软件计算联机延迟。