STA基础知识（二）时钟特性

 时钟的时序特性主要分为时钟延迟（clock latency）、时钟偏斜（clock skew）和时钟抖动（clock jitter）。

 

 1、时钟延迟（clock latency）

    时钟延迟是指时钟信号从时钟源输出端口到达时序单元时钟输入端口所需要的传播时间，如图所示。

 

     由于OCV（片上工艺偏差，On-Chip Variation）和PVT（process工艺、voltage电压、temperature温度）等因素会不同幅度地影响时钟输入的延时不确定性，从而导致整个设计时序的不确定。所以时钟输入延时越短，时钟树性能越好，这样可以减少其他外在因素对时钟树性能的影响。

 

2、时钟偏斜（clock skew）

    非理想情况下，由于时钟线长度及时钟树叶节点负载不同等因素，导致时钟信号到达同一时序路径下的相邻两个时序单元时钟端口的时间并不相同，这种时钟信号之间的偏移就是相同时钟信号之间的时钟偏斜，如图所示。

 

     实际设计中，时钟信号到达每一个时序单元时钟端口的延时不可能完全相同&