VCS compile

最新推荐文章于 2024-09-22 20:59:19 发布
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本文介绍了使用VCS编译Verilog代码的两种方法：直接编译单个文件和通过文件列表进行编译，并展示了如何通过设置环境变量简化编译过程。

1、直接使用指令

编译单个文件:

vcs -R -full64 -v2k -sverilog -timescale=1ns/1ps design.v

编译filelist:

vcs -R -full64 -v2k -sverilog -timescale=1ns/1ps -f filelist.f

2、将命令使用环境变量设置为快捷方式

环境变量 . cshrc中设置:

alias comp ' vcs -R -full64 -v2k -sverilog -timescale=1ns/1ps'

命令行使用方法:

comp design.v

或

comp -f filelist.f

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