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FPGA开发验证与资源消耗
文章平均质量分 56
frboom
这个作者很懒,什么都没留下…
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FPGA寄存器实现与资源消耗-时序逻辑
在前面学习了组合逻辑现在开始学习时序逻辑,时序逻辑最基本的就是寄存器。先从一个带时钟,复位,使能的8位输入输出寄存器开始吧。原创 2023-12-19 16:44:48 · 706 阅读 · 0 评论 -
FPGA比较器实现与资源消耗
从一位到四位。原创 2023-12-19 11:47:11 · 574 阅读 · 0 评论 -
FPGA乘法器实现与资源消耗
(注,本文中的截图参考夏宇闻的《verilog 数字系统设计教程》第三版)两个数相乘。原创 2023-12-16 14:30:39 · 1065 阅读 · 1 评论 -
FPGA加法器实现与资源消耗-32位加法
使用FPGA实现32位无符号整数的加法。原创 2023-12-15 20:34:00 · 878 阅读 · 0 评论 -
FPGA加法器实现与资源消耗-全加器
可以看到全加器最终被实现为7K325T上的两个查找表了,资源消耗多一些并不代表设计就差,本实验只是单纯总实现与资源的角度进行分析,但是没有考虑时延,后续会单独针对时延进行分析,综合资源与时延进行分析。最终在7K325T上一个全加器由一个6输入2输出的查找表实现,所以我们可以得知一个6输入2输出的查找表刚刚好可以实现一个全加器。全加器是指对输入的两个二进制数相加(A与B)同时会输入一个低位传来的进位。可以看到RTL实现与真值表达式实现结构相同。全加器由两个3输入1输出的查找表实现。verilog 代码。原创 2023-12-14 11:27:29 · 428 阅读 · 1 评论 -
FPGA加法器实现与资源消耗-半加器
本栏目主要实现的是verilog的设计验证部分,参考夏闻宇老师的《verilog数字系统设计》原创 2023-12-13 21:59:44 · 511 阅读 · 1 评论