《信号完整性揭秘》读书笔记

书名：《信号完整性揭秘》
作者：于争
出版社：机械工业出版社
参考资料：

• 传输线物理基础：信号的传播速度
• 泰克示波器 FFT 显示
• 高速信号的阻抗匹配
• 端接技术
• 高速电路端接
• 时域反射计(TDR)测量特征阻抗
• 图文讲解预加重和均衡
• 预加重加重均衡

直觉对于工程设计非常重要，而直觉的形成是建立在对信号完整性理论深刻理解以及丰富的设计经验基础之上的。

1 概述

• 信号完整性（Signal Integrity, SI）包括由于互联，电源，器件等引起的所有信号质量及延时等问题。
• SI 问题的根源主要是信号上升时间减小了，上升时间越小，信号中包含的高频成分就越多，高频分量和通道间的相互作用就可能使信号产生严重畸变。
• 解决 SI 问题要分清有效信号是**“点平”还是“边沿”**。
  • 点平有效：(如数据/地址)关注时间窗口的宽度，可容忍的幅度噪声。不关注边沿是否单调。
  • 边沿有效：(如时钟/触发信号) 关注边沿单调性。幅度噪声不是重点。
• FR4 板材信号衰减约 0.1 dB/inch/GHz
• SI 设计特点：个性化的，系统工程，平衡艺术
• 时钟电路。设计的重点在于保证时钟边沿单调性，时钟频谱纯度，时钟抖动等性能。通道损耗，阻抗连续性，预加重和均衡参数。
• 常用概念速查：振铃，上冲，下冲，过冲，串扰，共阻抗，共模，电感，回路电感，单位长度电感，回路面积，容性负载，寄生电容，衰减，损耗，谐振，反射，地弹，阻抗突变，残桩，模态转换，抖动，误码率等。

2 数字信号频谱和带宽

• 任何连续测量的时序或信号，都可以表示为不同频率的正弦波信号的无限叠加。

• 分析信号的频域特征，使用傅里叶级数展开（三角函数展开 / 指数展开(常用)）。

  • -

• 占空比 50% 方波信号可以表示成无穷个正弦函数叠加。其频谱中只包含奇次谐波。偶次谐波幅度为 0。

• 吉布斯现象：将具有不连续点的周期函数进行傅立叶级数展开后，选取有限项进行合成。当选取的项数越多，在所合成的波形中出现的峰起越靠近原信号的不连续点。当选取的项数很大时，该峰值趋于一个常数，大约等于总跳变值的9%。使用加窗方法可以缓解。

  • 

• 波形上升时间越小，信号带宽越大。说明高频成分对信号贡献大。频谱上高频信号幅度大。上升时间越长，高频成分衰减越快。

• 芯片工艺越小，晶体管间距越小，信号上升时间越小。

• 信号中的频率分量对信号作用大小是渐进变化的。

• 应用：音频信号的傅里叶变换语音识别：声音信号从时域转换到域，为声学模型提供合适的特征向量

  • - 应用：图像滤波：二维图像信息傅里叶变换到频域后，滤波，然后方便换回原图像
  • 

• 信号调制解调

  • 

3 传输线

• 把高速电路中的互联结构当作传输线对待，并从电磁波传播的角度理解信号的传播，而不仅考虑互联构成的“静态”电流回路。

• 传输线结构包含 “信号路径” 和 “返回路径”(参考路径并不一定是接地的)。考虑信号路径要同时考虑电场和磁场。

  • 

• PCB 上信号的传播速度约 6 inch/ns

• 信号向前传播的速度取决于电场和磁场建立的速度。这和传输线周围的介质特性有关。取决于介质的介电常数和磁导率。

• 当变化的电压(或电流)施加到传输线上的瞬间，构成传输线的两个导线上变化的电场和磁场，以电磁波的形式向前传播。传输线上电场磁场的变化造成，电荷的积聚和流动，即产生变化的电压和电流。

• 给一段开路的导体施加变化的电压，这段导体的每个部分都会依次产生电流。(类似于电容器充电)。并不是有导体回路才能有电流。

• 传输线的分布电容：电容表示单位电压(v) 下能存储的电荷数（Q）。PCB 走线每一部分都与周围导体之间存在电容。当信号沿 PCB 走线向前行进时，每走一步都能感受到电容的存在。有时候这个电容是变化的。

• 高速电路中的阻抗不连续，反射，串扰等与分布电容有关。

• PCB 走线单位长度电容 Cpul ≈ 3 pF/inch

• 分布电容大小还与导线周围的介电常数有关。

• 传输线的 “分布电感”。电感表示的是变化的磁场在周围导体上能够产生感应电动势的特性。

• PCB 走线每一部分都存在自感，与周围导体之间存在互感。

• 高速电路的阻抗不连续，反射，串扰，地弹噪声等与电感有关。

• 将信号路径与返回路径看作一个整体来考虑电感，叫回路电感，两路径距离越小回路电感越小。

• PCB 走线 6mil 线宽，单位长度电感为 8nH/inch

• 由于分布电容和分布电感存在。如果传输线是均匀的，则沿一方向传输线的结构不变，那么电压中反向传输的分量不存在。但当某一点两侧传输线结构发生变化，就会产生后向的电压分量。

• 瞬态阻抗：传输线不均匀 (如粗细不同)。信号在各位置感受到的阻抗不同。

• 特性阻抗：如果传输线是均匀的，各处阻抗相同且值为 Z0 = √(L/C)。

• 特性阻抗影响因素：

  影响因素	单位长度电感	单位长度电容
  线宽变大	减小	增大
  PCB板材变厚	增大	减小
  板材介电常数越大	不变	增大(高速板材比 FR4 板材介电常数小)
  铜箔厚度变大	减小	增大

• 参考平面：信号线可以与周围任何平面导体构成传输线(GND, VCC, 悬空)。参考平面一定是返回路径，返回路径不仅仅包含参考平面。

• 返回电流的分布：走线正下方的参考平面返回电流的密度最大。呈正态分布。

  • 

• 传输线延迟：延时时长 τ = l * √(L*C)。L 单位电感，C单位电容，l 走线长度

• 传输线模型：信号传输的每个小区间都会感受到一个串联小电感和并联小电容。此模型用于分析传输过程。

• 传输线模态：两条相邻信号线之间有互感，互容。也就是两根信号线有耦合现象。

  A 信号线状态	B 信号线状态	B分布电感	B分布电容	B状态	B 阻抗变化
  静止状态(无电压电流)	-	不变	增加	静态	稍下降
  信号正跳变	信号反跳变	减小	增加	差模	减小
  信号正跳变	信号正跳变	增大	不变	共模	增大

• 传输线损耗：

  损耗类型	特征
  阻性损耗	高频信号主要损耗，使用均衡技术弥补。
  介质损耗	高频信号主要损耗，使用均衡技术弥补。
  耦合损耗(串扰)	造成信号本身衰减，也会影响其他信号
  阻抗不连续	导致出现反射信号（容性不连续，感性不连续）
  对外辐射	对信号损耗微小，主要会影响 EMI

• 阻性损耗

  • 趋肤效应：高频电流流过导体，电流会趋向于导体表面分布。如频率 1GHz，趋肤深度 2.1um (0.08 mil)
  • 直流电阻：导体本身的电阻。与横截面积，长度有关。线宽 6mil，铜厚 0.5 盎司走线。直流电阻为 0.16 Ω/inch。
  • 交流电阻：因为趋肤效应，交流电阻大于直流电阻。线宽 6mil，铜厚 0.5 盎司走线。5MHz ~ 1GHz 频率下电阻为 1 Ω/inch ~ 25 Ω/inch。
  • 邻近效应：信号线上高频电流集中分布在靠近参考平面的一侧，参考平面上的电流也会靠近信号线一侧。这加剧了趋肤效应，加剧了交流信号衰减。
  • 表面粗糙度：表面粗糙的铜箔造成损耗。5 GHz 信号，表面粗糙度 RMS = 2um，额外增加 2dB 的衰减。

• 介质损耗：板材会被信号的电场极化。极化消耗了信号的能量，故能造成信号衰减，

• 考虑所有损耗因子，有损传输线的总模型为 RLGC 模型。不同频率下的特性阻抗（Z）不同，导致不同频率信号传播速度不同，导致信号色散。

• 特性阻抗 Z0 = √((R + jωL) / (G + jωC))，R 反应导体损耗的电阻元件，G 反应介质损耗的电导元件。
  

4 信号反射与端接

当一束光从空气射向水中时会发生反射，这是因为光和水的光导特性不同。同样，当信号传输中如果传输线上发生特性阻抗突变也会发生反射。

4.1 信号的各种反射噪声分析

• 信号的振铃，信号边沿台阶，信号边沿回勾都可能是信号反射造成的。

  • 

• 信号反射直接原因是互连线中阻抗突然变化。反射系数 Γ = (Z2 - Z1) / (Z2 + Z1)。传输系数 T = (2 * Z2) / (Z2 + Z1) Z2 突变后的阻抗，Z1 突变前的阻抗。

• 特殊反射 - 末端开路：Z2 = ∞，反射系数为 1，所有入射电压全部反射，幅度与入射电压相同，极性也相同。末端电压是入射电压的 2 倍。

• 特殊反射 - 末端短路：Z2 = 0，反射系数为 -1，反射幅度与入射电压相等，方向相反。末端电压为 0.

• 对于任意端点，一旦发生反射，该点电压就会跳变，跳变后的电压一直持续到信号在该点再次发生反射为止。

• 对于正反射（反射系数为正），反射性信号与入射信号相比，形状完全相同，反射信号是入射信号根据反射系数按比例缩小的副本。副本的比那花方向与入射信号的变化方向相同。负反射则相反。

• 传输线两端的信号都是入射信号和反射信号波形的线性叠加。传输线末端，入射波行和反射波行没有相对延迟。在入射端，入射波型与反射波型有相对延迟。

• 如果激励源输出阻抗等于传输线特性阻抗，传输线末端反射的信号回到驱动器后，不会发生第二次反射。

• 对于电阻性阻抗不连续，不连续点两侧阻抗恒定，反射系数是恒定。电容性不连续点，阻抗随时间变化的，反射系数也是变化的。

• 容性阻抗引入包含：焊盘，封装，硅片等引入的寄生电容。

• RC 电路时间常数 τ = RC 越大，电容的阻抗变化越缓慢。

• 容性负载造成跳变沿回勾噪声。末端电容反射噪声与信号的上升时间有关。增加信号上升时间可减少反射噪声。

• 容性负载在传输线中间时，信号在各种阻抗不连续点不断反射叠加，可能会产生很大的噪声(高电平和低电平都会叠加)。特别是点到多点的拓扑结构中，信号很难保持干净。

• 感性阻抗引入包含：引脚，板间连接器等。

• 感性阻抗的反射噪声会使发送端和接收端出现跳变沿上下过冲。上冲幅度与信号上升时间有关。

• 感性负载在传输线中间时，噪声会出现在高电平或低电平上。

• 残桩与分支：信号遇到残桩和分支时也会产生反射噪声。跟长度有关，建议 < Tr/5. Tr : 信号上升时间。

4.2 端接抑制反射噪声

• 信号振铃：发送端输出阻抗低，接收端高阻抗。信号会在两端之间形成反弹。

• 端接：通过人为加入电阻来消除或减轻阻抗突变，从而抑制反射。

• 端接方式分类：

  端接类型
  串联电阻端接	接收端入射信号和反射信号叠加后达到摆幅需求。
  下拉电阻并联端接
  上拉电阻并联端接
  上下拉电阻并联端接
  下拉电阻电容并联端接

  并连端接，使负载阻抗与传输线阻抗匹配；
  串联端接，使源阻抗与传输线阻抗匹配；

• 串联端接
  
  在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻R，使源端的输出阻抗与传输线的特征阻抗相匹配，抑制从负载端反射回来的信号发生再次反射。

  匹配电阻选择原则：匹配电阻值与驱动器的输出阻抗之和等于传输线的特征阻抗。常见的CMOS和TTL驱动器，其输出阻抗会随信号的电平大小变化而变化。因此，对TTL或CMOS电路来说，不可能有十分正确的匹配电阻，只能折中考虑。链状拓扑结构的信号网路不适合使用串联终端匹配，所有的负载必须接到传输线的末端。一般为 33Ω。

  串联匹配是最常用的终端匹配方法。它的优点是功耗小，不会给驱动器带来额外的直流负载，也不会在信号和地之间引入额外的阻抗，而且只需要一个电阻元件。

  常见应用：一般的CMOS、TTL电路的阻抗匹配。USB信号也采样这种方法做阻抗匹配。

• 并联端接
  
  在信号源端阻抗很小的情况下，通过增加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹配，达到消除负载端反射的目的。实现形式分为单电阻和双电阻两种形式。

  匹配电阻选择原则：在芯片的输入阻抗很高的情况下，对单电阻形式来说，负载端的并联电阻值必须与传输线的特征阻抗相近或相等;对双电阻形式来说，每个并联电阻值为传输线特征阻抗的两倍。

  并联终端匹配优点是简单易行，显而易见的缺点是会带来直流功耗：单电阻方式的直流功耗与信号的占空比紧密相关;双电阻方式则无论信号是高电平还是低电平都有直流功耗，但电流比单电阻方式少一半。

  常见应用：以高速信号应用较多。

  (1)DDR、DDR2等SSTL驱动器。采用单电阻形式，并联到VTT(一般为IOVDD的一半)。其中DDR2数据信号的并联匹配电阻是内置在芯片中的。

  (2)TMDS等高速串行数据接口。采用单电阻形式，在接收设备端并联到IOVDD，单端阻抗为50欧姆(差分对间为100欧姆)。

• 戴维南端接
  
  上拉端接会拉高低电平，下拉端接会降低高电平，这两种端接方式虽然都可以抑制过冲和振铃，但同时也会减小信号裕量，如果使用不当还会造成信号电平的误触发。戴维南端接方式既可以抑制过冲，又没有这些缺陷。

  常见应用：以DDR2地址、控制命令等信号。

  以上三终端接比较，戴维南端接优势更大

  缺点就是在逻辑高和逻辑低状态下，都有直流功耗，所以该端接方式功耗较大，同时所用器件 较多，容易造成PCB布线紧张。

• RC 端接
  
  戴维南端接在电路没有工作的时候，上拉电阻和下拉电阻上依然会有电流，这样会增加电路的功率消耗。为了解决这个问题，RC端接被派上了用场。有些地方也叫AC端接，其实就是在并联端接的基础上增加了一个电容，电容一般采用0.1uF多层陶瓷电容，由于电容通低频阻高频的作用，因此电阻不是驱动源的直流负载，故这种端接方式无任何直流功耗，交流功耗也非常小，该端接主要用于时钟电路 。
  电容值的选择需要考虑两个方面：1）传输线延迟，2）信号游程长度对应的时间间隔。需要使时间常数大于 2 倍的传输线延迟。
  电容值不易过大，大电容会产生大的寄生电感，而电感对高频信号有很大的阻抗。
  电容通常在几百 pf 的量级。如 端接电阻 50Ω，电容值 200pf 时， RC 时间常数等于 20ns >> 传输线延迟 2ns。
  需注意，此RC电路可能会因此电路上升沿变换，虽然会降低EMC，但如果过缓，则会引起数据线是叙问题。在数据线上使用这种电路时，需特别小心。
  此链接要求传输的是直流平衡信号比如 （时钟信号，8B10B 编码信号）。

• 端接电阻位置：
  串联端接：串联连接中驱动器与端接电阻之间的距离不宜过长(< 300 mil)，过长不起作用。也会产生反射噪声。
  并联端接：要放到接收器之后。即传输线先连接到接收器，然后拉出一条尾巴端接电阻放到尾巴后面。信号先到接收器再到端接电阻。

端接是对互联通道上的优化。
均衡是接收端或芯片里的优化。

5 串扰

5.1 串扰分析

• 串扰形成原因：耦合。导体间的电场（电容性耦合）和磁场（电感性耦合）耦合，会把信号的能量传递到邻近的导体行，形成噪声。
• 线宽 6mil， 介质厚度 4mil，介电常数 4.5，特性阻抗 50 Ω， 寄生电容为 3 pF / inch。
• 容性串扰：阶跃信号在 A 导线传输，相邻 B 导线上因为寄生电容会产生干扰电流。并且单位长度，单位时刻内电流沿 B 导线两个方向移动 (前向电压，后向电压)。前向电压越积越大。
• 感性串扰：与容性串扰相同
• 受害线上与攻击信号传播方向相反的一端为近端，相同的一端为远端。
  近端串扰：表现为幅度不高但时间宽；变化方向与攻击信号方向相同；
  远端串扰：宽度窄但幅度很高的窄脉冲；耦合线越长远端串扰越大；如果内层走线远端串扰为 0；远端串扰饱和量为攻击信号赋值的一半；饱和与长度，上升时间，耦合间距有关；变化方向与攻击信号方向相反。
• 尽量不要在表层走很长的平行线。
• 串扰影响因素：耦合长度，线间距，信号上升时间，介质厚度，介电常数
• 串扰危害：造成有用信号的边沿抖动，幅度上的噪声；根本是由于攻击信号与受害者信号的相位不同导致。

5.2 解决办法

• 添加保护地线。保护地线需要视情况而定。
  低频模拟信号：适合添加保护地线
  数字电路 - 表层走线：拉开距离是最有效的解决办法 (> 3w 时不需要添加隔离地)。如果要加隔离地线需要在地线上添加密集的过孔。间距 < (λ / 10) ~ 200 mil
  数字电路 - 内层走线：隔离地线起主要作用；地线上不需要加过孔。
• 串扰噪声也会在在发射端，输入端形成反射；所以端接电阻可以改善串扰。
• 解决方法总结：
  • 增大走线间距
  • 最小化信号间的平行长度
  • 匹配端接，减小串扰噪声反射
  • 相邻信号层走线正交
  • 内层布线消除远端串扰
  • 增大信号上升时间
  • 低频模拟信号使用保护地线
  • 高速数字信号谨慎使用地线
  • 使用小介电常数的板材

6 S参数

无

7 互连线中的阻抗不连续

• PCB 设计中阻抗不连续的原因 ：
  • 分支结构：连接线的拓扑结构
  • 参考平面的宽度：比如说信号线背面处的参考平面被掏空。
  • 互连线跨分割面：电源线经常被分割 (模拟/数字)。分割位置返回路径和互连线间距增大因而局部祖杭必然增大。敏感信号尽量保持在连续的参考面。多层板可以通过合理安排在不同性质信号的布线层进行有效规避。
  • 过孔：一般过孔小于传输线的阻抗。一般需要增大反焊盘。

8 差分互联

• 差分接收器有很强的共模抑制能力
• 共模电平偏离很多时候由发送端和接收端参考点点位不同引起。差分信号能解决这个问题。
• 差分对中的每条走线的返回电流主要是从参考平面回流的。所以需要保证参考平面的连续性。
• 差分信号抗干扰能力比单端信号更强。噪声叠加在两根数据线上，噪声会抵消。

9 抖动

主要指频域上的抖动

9.1 抖动可视化方法

• 使用眼图可以直观看出波形的抖动情况。眼图是由信号波形中很多短截的片段叠加在一起形成的，因二使用不同时段内的信号边沿和电压幅度分别叠放在一起。以图形的方式直观的看到信号边沿以及电压幅度的变化。- 示波器

  • 

• TIE 时间间隔误差：时被测信号边沿相对于其理想位置的时间误差。由误差绘制成的趋势曲线为 Jitter Trend 曲线。

• TIE 频谱：TIE 波形的 FFT 变换。

• Jitter 直方图：显示的是 Jitter 的概率密度函数 (PDF) 的形状，表示信号边沿在某一时间区间内各点出现概率的大小。示波器上使用垂直直方图可以看到噪声幅度分布。使用水平直方图可以看到频率的抖动。
  
  

9.2 Jitter 抖动分量及原因

• RJ 随机性抖动。和数据不相关，是无界的。存在误码率时，常用均方根(RMS)表示。

  • RJ 原因：由无界抖动源引起。系统热噪声，散弹噪声，1/f 闪烁噪声及其他高阶噪声。叠加在信号上的随机噪声。一般成高斯分布。离理想位置越远，出现概率越小，但永远不为 0，所以说是无界。

• DJ 确定性抖动：有最大值所以是有界的。可以使用峰峰值表示。有周期性的，频域上表现为独立的单根谱线。包含有界不相关，数据相关，周期性抖动。

  • DDJ 码间干扰抖动：通道高频衰减，信号反射，通道低频衰减及其他通道频率响应相关的机制。

    • ISI 高频衰减引起的抖动：如因为高频缺失，导致正跳变沿边沿变缓，造成边沿时刻不确定性。与传输的数据有关，比如传输 01110 与 01010 产生的波形不同。
    • ISI 反射引起的抖动：反射噪声会引起信号幅值的变化。
    • ISI 通道低频衰减引起的抖动：如 AC 耦合电容的使用。电容会有滤波的作用。
    • ISI 电源噪声引起抖动：信号转换的瞬态电流需求会在电压轨道上产生噪声或者地平面上产生地弹噪声。这会影响信号边沿变化。
    • DCD 占空比失真抖动：原因上升沿下降沿不对称，判决门限偏离理想电压位置；

    • ISI 的原因总体来自于 1）对信号不同频率成分有不同衰减，频率高衰减快；2）不同频率成分的传播速度不同，频率高传播速度快。
    • ISI 和 DCD 的特定时对应频率谱线位于 BitRate/N 频点的整数倍位置上，N为码型长度(时钟信号 N=1)。

  • BUJ 有界不相关抖动：来源于其他链路的串扰。串扰噪声叠加在信号边沿，会改变边沿的上升下降时间。特点抖动频谱较宽且具有多条不相关的谱线。

    串扰引起的 BUJ 可能表现为窄频带内的尖峰。易归类为 DJ 中。
    也可能表现为宽频带低幅度。这种易归类为 RJ 中。

    

  • PJ 不相关周期抖动：来源 1.参考时钟相位的周期性调制；2.开关电源耦合；3.其他耦合路径过来的周期性干扰；
    现象是频谱上一个或多个与数据速率无关的频点出现尖峰，如果抖动时正弦的，表现为频谱上的单个尖峰，如果抖动是非正弦的会等间隔的出现多个尖峰。如上图。
    SRJ 子速率抖动：是一种周期性抖动，其频率是数据速率的整数倍分频。一般在一对多拓扑结构中出现。

10 均 衡

预加重在发射端，加大高频分量；均衡在接收后，衰减低频分量。
预加重：
均衡：

10.1 为什么要均衡

• 在 Ghz 频率尺度上长距离串行互联中，在做好通道优化的基础上，还需要调整预加重和均衡参数。可以进一步改善信号质量，减小误码率。
• 信号优化：

  角色	优化方法
  芯片制造商	发送器：锁相环电路，预加重（去加重）电路；接收器：可变增益放大器，CDR 时钟恢复电路，线性均衡电路（CTLE），反馈判决电路（DEF）
  用户	互联通道 PCB 优化(高速信号中通道传输信号衰减严重)

• 信号色散：信号不同频率成分传播速度不同，信号到达接受端会发生色散，也会导致脉冲响应展宽。

均衡原理

• 构造一个滤波器，使其的频响特性和通道的频响特性互补，抵消通道的选择性衰减（幅度衰减，频率偏移）。

• 均衡器实际是高通滤波器。如下图是典型的高通滤波器。
  

• 无源 CTLE - RC 型：结构简单。RC并联后串联到传输线上。
  电阻值 R = Z₀ * 增益1); K: 调节系数，调节均衡器增益；Z₀ 传输线特性阻抗。
  电容值 C = (√K / (K - 1)) / (2 π f Z₀) ; f 是高通滤波器的低频截止频率。
  如 10MHz 截止频率， 50 Ω阻抗，增益 = 2 时，R = 50Ω，C = 400 pF
  如 10MHz 截止频率， 50 Ω阻抗，增益 = 4 时，R = 50Ω，C = 2 nF
  
  滤波效果：
  

• 无源 CTLE - Bridged T 型：

  电路连接：
  

• 其他均衡器：
  

11 电源完整性

电源噪声对芯片影响

• 电源分配系统(PDN): 包含电源芯片或电源模块(VRM), PCB 上电容，PCB 上电源和低平面， 芯片封装内的电容，封装内的电源和地网络，Die 上的电容。
• PDN 需要在高频瞬态电流需求下有较小的电源噪声。主要挑战：1）为负载提供干净的电压；2）为信号提供低噪声的参考路径。
• 芯片外部电源引脚提供给内部晶体管一个公共供电节点，因此内部晶体管的开关状态必然引起电源噪声在芯片内部传递。从而影响时序。
• 电源噪声还会影响晶振，锁相环的抖动特性。比如 PLL 如果由开关电源供电则有很大的频谱旁瓣（低频抖动）。如 ADC 电路电源不稳，最后一位是噪声。造成位数的浪费。

噪声来源

1. 稳压电源芯片的纹波；
2. 稳压电源无法实时响应负载对于电流需求的快速变化。电压输出会出现跌落。
3. 负载瞬态电流在电源路径和地路径上产生压降。如 PCB 走线上的特性阻抗。在地平面的表现就是不同器件的参考地不同。
4. 信号通过过孔换层时产生电源噪声。过孔相当于小电容。

解决办法

添加去耦电容

• 芯片工作状态下大部分的输入能量，是去耦电容给的。

• 去耦电网络性能的好坏跟去耦电容的容量大小没多大关系。不要盲目增加电容量。相反，增加电容导致电路板上电的瞬间有大的电流，可能导致系统不稳定。

• 理想情况 60nf 去耦就可以，但实际电路板上的寄生电容影响了去耦能力。

• 电路板上通常放一些大容量的钽电容和电解电容。这类电容 Q 值低，有很宽的去耦效应，适合板级滤波。

• 去耦电容网络配置方法：

  • BIG-V：低频下常用的。如 0.1 uF 和 100uF 配合。
  • Multi-Pole(MP): 现在常用的设计方法。很好的控制并联谐振峰。在各个容值段选代表性电容：
    

• 去耦电容摆放位置：

  • 小电容应距离芯片供电脚近一些，大电容可离远些。因为小电容的去耦半径小，放远了不起作用了。

• 直流压降：当供电电流较大时，直流压降变的明显。

• 通常增加过孔数量来增加流过的电流大小。或加宽电源，地平面的宽度。或使用更厚的铜箔。减少电源到芯片距离。