1、 什么是STA？
静态时序分析，不需要动态仿真
2、 什么是setup time ？
在时钟边沿到来之前数据稳定的时间
3、 什么是hold time ?
在时钟边沿到来之后数据保持稳定的时间
4、 什么是arrival time ?
在 data path上数据到达的时间
5、 什么是required time ?
在clock path上时钟到达的时间
6、 什么是slack ？
required time和arrival time之间的差
7、 STA中有哪些data path?
input 2 reg
reg 2 reg
reg 2 output
input 2 output
8、 有哪些timing constraints exceptions?
false path 、multi cycle path 、min/max path
9、 什么是clock latency ?
从时钟源（clock source）到触发器clock pin的延时
10、什么是clock skew ?
同一个clock source到不同clock pin的延时之差
11、什么是uncertainty?
由于jitter和skew导致的时钟相对于理想位置的偏差
12、什么是cell delay或者propagation delay ?
从cell的input 到output的延时
13、什么是net delay?
从一个cell的output到下一个cell的input之间的线延时
14、什么是drive strength ?
drive strength 是描述cell对其输出端上负载电容充放电的能力。
15、什么是Clock gating ?
clock gating是降低同步设计中动态功耗的技术。通过增加额外的逻辑来修剪clock tree.
16、什么是OCV（on chip variation）
由于PVT的不同，芯片上不同区域的延时不同。通过derate来建模，使得fast path更fast,slow path 更加slow.
17、为什么我们需要STA？
STA提供更加快速，更加简单的方式来检查设计中所有路径中的时序。
18、什么是useful skew？
在clock path 上增加的skew，用于修复setup timing.
19、什么是CRPR（clock reconvergence pessimism removal）？
ocv 模式有时也会太悲观，如果 launch和 capture 有 common path，那么这段 common path 的 ocv 就是一样的，所以开启了ocv 模式后，需要同时开启 crpr （clock reconvergence pessimism removal）
20、什么是recovery time ？
对于异步信号释放时，其在下一个时钟边沿之前最少需要稳定的时间。
21、什么是removal time ?
对于异步信号释放时，其在上一个时钟边沿之后最少需要稳定的时间。
22、STA有哪些缺点？
结果比较悲观，需要定义timing requirements和timing exceptions,很难处理异步电路
23、有哪些类型的DRC？
logical DRCs :max transition,maxcapacitance,max fanout
physical DRCs: short, open, spacing rules, overlap
24、什么是cross talk ？
物理上相邻的net由于电容耦合导致的不期望的效应
25、什么是线负载模型？
在综合阶段计算延时的方式，根据fanout获取电阻电容。
26、什么是virtual clock?
物理上不存在的Clock，用于设置input delay和output delay
27、什么是MCMM（multi corner multi mode）?
组合mode&cornet用于特定的时序分析（setup hold）
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