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原创 抖动的评估(TJ 和 TIE 的关系)

880次结果会有一个统计直方图(其实就是概率密度函数PDF probability density)如左下图蓝色的部分,通过拟合插入绿色的部分,将此图扩展为右图,然后查找y值 即可得到能保证 10e-12 误码率(BER,bit error rate)(即抖动大于此x值的概率小于 1/10e12) 对应的 x值,即为TJ@BER。

2024-06-11 18:01:27 1423

转载 vivado tcl 语言介绍

tcl 命令入门

2023-12-27 16:19:14 171

转载 编译器工作原理

彻底理解编译器工作原理

2023-12-15 18:01:06 124

原创 vivado如何进行增量编译

vivado如何进行增量编译

2023-12-05 15:22:16 2135

原创 如何清理冗余的vivado工程内容

如何清理冗余的vivado工程内容如何清理冗余的vivado工程内容

2023-11-27 19:13:43 2126

原创 CRC ,8b/10b,64b/66b,扰码,时钟恢复CDR

CRC ,8b/10b,64b/66b,扰码,时钟恢复CDR

2023-07-28 18:11:05 1186

原创 vivado ip 使用 out_of_context (ooc)的注意事项

在ooc 模式下例化 IP 的接口时,没有用到的 input 接口一定要赋值0

2023-05-31 15:51:26 805

转载 fpga 提高 鲁棒性方法

入参保护超时保护ram代替fiforst/ idle复位动态重配置多模冗余

2023-04-11 17:31:22 176 1

转载 Verilog -- 无符号整数除法器

n位 的触发器,如果按照此方法,寄存器模式,需要 n 拍 完成。

2023-03-17 15:30:33 331

原创 如何后仿真

vivado运行后仿真

2023-03-14 11:07:32 1739

原创 global clk 的 skew & jitter

多clk 减少 skew, jitter 的预估

2023-02-07 20:43:19 275

原创 如何使用 max_fanout

max_fanout 使用时要注意加在其他模块的 input 前或者本模块的reg

2023-01-16 16:49:39 1762

原创 如何 锁定 布局布线

如何一次性锁定指定模块的全部布局布线

2023-01-11 17:42:55 424

原创 如何禁止vivado自动生成 bufg

如何禁止vivado自动生成 bufg

2023-01-06 18:31:31 1492

原创 锁存器的生成,两段式注意每个状态都要写信号值

关于两段式状态机要注意每个输出信号在每个状态下都应该赋值,否则就会是0

2022-12-19 14:13:45 171

原创 多板卡如何同步

多板卡如何同步

2022-11-17 11:24:45 697

原创 在调用lut原语时如何防止vivado自动优化pin 连接顺序

lut 原语 pin 顺序约束

2022-10-19 13:58:41 561

原创 如何在 initial / task 等 begin_end 中等待某一个信号

如何在 initial / task 等 begin_end 中等待某一个信号

2022-09-07 15:03:04 221

原创 如何在modelsim中 直接 仿真vivado 原语和IP

直接在modelsim中仿真原语

2022-07-13 18:32:10 2569

原创 1000 mil = 2.54 cm , 板子导电速度约为 1.5x10^8 m/s

1000 mil = 2.54 cm , 板子导电速度约为 1.5x10^8 m/s

2022-06-28 11:05:05 167

原创 KU040 slice内 路径分布 和 延时参数

每个slice中,lut 的出口 O6 以最短路径可以连接到同一个slice其他的 lut 的 I0-l5 入口的情况,以下为 O5 的相邻情况下面是 8个reg (AFF-HFF)通过最短路径连接 到同一个slice中不同 lut 之间的连接关系最短路径是指 只经过一次 线交换器 (int_inter),也叫线路相邻 ,如下图为 H6LUT 的 O6 以最短路径连接到 B6LUT 的 I3(a-lut 4),所有复合最短路径的延时都在 120 ps 左右,误差一般在10ps

2022-05-07 18:09:41 792

原创 进位链 carry 使用相关

CARRY8 #( .CARRY_TYPE("SINGLE_CY8") // 8-bit or dual 4-bit carry (DUAL_CY4, SINGLE_CY8) ) CARRY8_inst ( .CO(CO), // 8-bit output: Carry-out .O(O), // 8-bit output: Carry chain XOR data out .CI(CI), ...

2022-05-05 17:14:28 2075

原创 clock wizard 的 fine phase 模式

clk_wizard界面说明 和 fine_phase的使用

2022-02-11 18:24:18 1557

原创 SelectIO 模块中的 native mode 和 component mode

从 ultrascale 器件开始,xilinx 将 io 资源中的 serdese 资源进行了整合,做成了 bitslice器件,通过不同的例化方式,可以将 bitslice 例化成不同接口:xapp1324 page 1 ug571 chapter 21) native mode : 直接使用 high_speed_selectio_wizard ip 例化成 高速lvds 接口(1.6g),底部最小器件是 bitslice2) component mode : 使用...

2022-02-09 16:10:55 2575

原创 testbench 中延时(#)的使用注意事项

initial begin a = 0; b = 0; #10 a = 1;endc 只有非阻塞式右延时可以实现完全的同步,分别在12ns从x变为0, 22ns变为1always @(a or b) c <= #12 a+b;或者always @(a or b or temp)begin temp <= #12 a+b; c <= tempend或者always @(a o.

2022-01-19 11:39:45 3263

原创 如何在modelsim / vivado_ila 中显示状态机名字

modelsim中:在 wave.do 中添加如下语句 会将cur_state 重定义为 usr_state,并添加到波形图中virtual type { {0x01 IDLE} {0x02 START} {0x04 MAIN_PRO} {0x08 IDX_PRO} {0x10 JUMP_WAIT} {0x20 FULL_WAIT} {0x40 FIFO_RST} {0x80 MATCH_WAIT}} FSM_TYP

2022-01-13 16:26:21 1797

转载 静态时序分析STA面试题(1~27

静态时序分析STA面试题(1~27) - 知乎1、 什么是STA?静态时序分析,不需要动态仿真2、 什么是setup time ?在时钟边沿到来之前数据稳定的时间3、 什么是hold time ?在时钟边沿到来之后数据保持稳定的时间4、 什么是arrival time ?在 data path上数据到达的时间5、 什么是required time ?在clock path上时钟到达的时间6、 什么是slack ?required

2021-12-22 17:04:04 2715

原创 如何查看fpga内部指定路径延时

在open implementation 之后用 netlist 界面找到对应的原理图,netlist界面可以多选找到想要分析的路径,并逐条记录路径的名字找到report--timing--report timng将路径的名字依次填写进去,搜索的时候打开 regurlar expression(正则表达式)和 ignore case(忽略大小写)会方便查找注意顺序不能颠倒,靠前的路径先填写注意from 或者 end point 必须为 IOPORT或者 CELL...

2021-12-14 15:12:19 4131

原创 iodelay 使用总结

1ku040 的 每个delay单元大概在4ps左右,共有512级delay2 纯内部逻辑延时要用 idelay,不能用odelay3 time模式不好用,在idelay中用time模式,导致idelayctrl的rdy管脚一直无法拉高 在odelay中用time模式,会导致设定的初始延时值不起作用4 使用cascade模式要按照如下方案...

2021-12-09 16:23:40 7554 1

原创 如何评估fgpa功耗,查看晶圆管脚到封装管脚走线delay

1 评估功耗 ,使用 XPE 工具,XPE工具可以从下图的位置找到,或者是在文档库中查找文档 ***PCB Design user guide ,此文档中有Xilinx Power Estimator (XPE) tool 。2管脚内部走线delay 和管脚分配噪音1> 新建工程,选择 IO project2> 选择 do not import i/o port at this time3> 其中的两项即为噪音和 管脚内...

2021-09-06 11:48:00 531

转载 在开始高速接口前,我们来试试IBERT测试吧!

https://zhuanlan.zhihu.com/p/93353191,侵删

2021-09-06 09:30:35 358

原创 复位信号 rst

altera 的触发器是 低电平触发,所以建议使用rst_n,xilinx 的触发器是 高电平触发,所以建议使用rst, 如果是 rst_n,则会增加额外的非逻辑xilinx推荐 : 由于 rst 是一个高扇出网络,所以要尽量减少 rst 的使用,扇出太大会导致时序收敛困难。参考:https://blog.csdn.net/maowang1234588/article/details/103510605根据 ff初始值 和 敏感信号列表中是否有 rst(异步触...

2021-04-29 16:23:32 4695

原创 vivado 和 modesim 联合仿真&&快速修改重仿

https://blog.csdn.net/wordwarwordwar/article/details/534285141 编译联合仿真库 tool →compile_simulation_libraries ,选择simulator 为 modelsim simulator,填写好 compiled library location(联合库存放地址),simulator executable path (modelsim.exe 地址)2 settin...

2021-04-26 16:30:37 4265 7

原创 select_io(LVDS) 参数设置与物理层的对应关系

1 7系列中在vivado中的截图,off-term termination 是用于ssn 和 power 分析的,不影响实际的电路in_term 是用于 input 的串联电阻,提供定值的电阻选择(40Ω,50Ω,60Ω),相当于 HP 的 DCI 功能,只不过DCI是根据 vrp 的 240Ω实时调整的2 以下是 ultrascale及ultrascale+系列的截图, bank电压检查规则见 :https://www.xilinx.com/suppo...

2021-04-20 18:30:35 6252

原创 内存条 udimm rdimm 等和 ECC 功能

RDIMM:registered DIMM(Registered Dual In-line Memory Module),带寄存器的双线内存模块。表示控制器输出的地址和控制信号经过Reg寄存后输出到DRAM芯片,控制器输出的时钟信号经过PLL后到达各DRAM芯片。UDIMM:无缓冲双信道内存模块 (Unbuffered Dual In-Line Memory Modules,UDIMM).(一般常用的内存条,用于一般家商用),UDIMM 表示控制器输出来的地址和控制的信号直接到达DIMM的DRAM芯片上

2021-03-31 11:46:34 5541

原创 [Labtools 27-3421] xczu4_0 PL Power Status OFF, cannot connect PL TAP. Check POR_B signal.

现象 : zu4cg 在 ps_mode 模式选择非 jtag only 模式时,用 jtag 下载程序后,会有以下几种现象:1 可以下载,config_done 拉高过几分钟会报错 :[Labtools 27-3421] xczu4_0 PL Power Status OFF, cannot connect PL TAP. Check POR_B signal. (msel = qspi)同时 程序丢失,ps_error_out 拉高,config_don...

2021-03-17 18:16:41 7799 2

原创 ddr 和 selectio ip 为什么能实现高速

两个ip的实现高速的 核心部分都是由 xiphy 和 iob 构成其中 ddr 的 iob 根据管脚的不同 由 OBUF(ADDR or CTRL), IBUF, IOBUFE3(DQ or DM), OBUFDS (CK), IBUFDS , IOBUFDS(DQS) 等组成case (IOBTYPE[bitNum*3+:3]) 3'b001: //ADDR or CTRL begin OBUF OBUF ( ...

2021-03-09 10:44:37 2264 1

原创 层次化原理图设计

自上而下的设计 参考 :https://download.csdn.net/download/gaoxcv/15111168中层次化设计的部分, 即使用工具栏中的 place_hierarchical_block , place_port , place_H_pin 三个按钮自下而上的设计 参考:https://wenku.baidu.com/view/375c9b23bd64783e08122b0d...

2021-02-23 11:47:37 1824 1

原创 vivado 自定义ip 嵌套

自定义IP 可以嵌套老版本的vivado自定义嵌套参考:http://blog.chinaaet.com/ad604/p/3716918.1版本的 添加User_repostory 需要在setting -- ip中设置 或者 ip catalog 中右键注意:1 package 后生成 IP-XACT 文件夹,如下,component包含了配置信息,ip 要 设置成目标型号可用,设置方法在已生成的component 中,如果默认则为生成IP的工程中设置的芯片型号...

2021-01-22 16:37:03 1337

原创 跨时钟域 信号处理 & 锁相环,倍频,分频,乘法器,带通 等工作原理

锁相环pllhttps://blog.csdn.net/weixin_38071135/article/details/90003814https://blog.csdn.net/leoufung/article/details/50268031倍频器 三极管倍频器https://www.sohu.com/a/310756528_120133954 cmos脉冲倍频器http://m.elecfans.com/article/784840.html 锁...

2020-12-21 14:39:06 982

vivado / quartus 的编译器 使用手册,包括tcl,约束,布局布线等

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2022-12-01

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卡诺图化简软件 最高支持8输入

2021-07-29

逐字比较器逐字比较器逐字比较器

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2021-06-23

将xilinx的ddr ctrl 的 native接口封装成多个fifo读写通道

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2021-05-26

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2021-02-23

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2021-02-06

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2020-12-25

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xilinx ddr ip 指导文件,其中包含了引脚分配规则等 包含 ddr3 和 ddr4,适用于 ultrascale系列

2020-11-25

vivado 通用安装lis——cence

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2020-11-06

bookmarks_2020_9_17.html

常用网址20200917

2020-09-17

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cadence16.6 用于 信号仿真的相关文件,用于 信号仿真的相关文件,用于 信号仿真的相关文件,

2020-05-08

cyiv-51005.rar

cyclone 4 中的pll资源 Clock Networks and PLLs in Cyclone IV Devices

2020-04-26

Quartus_18.1安_装_包.rar

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2020-04-08

petalinux_ug1144_chinese_english.rar

petalinux ug1144 中英对照版,包括 包管理器 的安装,使用时请对照使用,2019.5中 2019.8英

2019-12-26

ug1144-petalinux-tools-reference-guide.pdf

petalinux 使用指导,包括 包管理的安装使用 英文版2019.8 英文版2019.8 英文版2019.8

2019-12-26

vivado的lic文件.zip

vivado 的 永久license,包括到2025年的dp模块license 哈哈

2019-12-05

vivado使用误区与进阶.rar

主要讲 时序约束

2019-11-26

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