辨析三种一致性：缓存一致、内存一致、数据一致

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本文由giantpoplar发表于CSDN，转载请保留本声明。

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“Cache Coherence” V.S. “Memory Consistency” V.S. “Data Consistency”

缓存一致性

cache coherence 的coherence这个词猜测是体系结构圈为了和memory consistency做区分，用了coherence这个词，但我理解缓存一致性和分布式多副本数据的一致性基本接近，只不过cache coherence是一种同步可靠通信、有全局时钟条件下的强一致(linearizability)。cache一致性协议有MSI，MESI等，虽然处理器的整个内存系统很复杂，但就cache一致性协议来说，比分布式环境下的数据一致要简明一些

多核处理器每个核会有私有cache，也就是内存里的一份数据在多个核上可能有了副本，这多个副本，每个核都可能会对一个内存地址有读写操作，每个核是直接读写自己私有的副本，这就要求各个副本上的读写操作顺序要一致，这和分布式环境下的数据一致性很接近。

具体的MSI，MESI协议暂不展开写。

内存一致性

内存一致性说的是共享内存多核处理器访存序的问题，进程对某一个内存地址(和分布式的同一数据多副本的一致性有所区别)的访问序的在多核下暴露出的问题 全部内存读写顺序的正确性问题，单核乱序执行重新排列无关的指令在多核系统中可能出现问题。也就是程序中 Load Store 的(ISA)顺序(冯诺依曼架构下看可以看做内存操作请求的顺序)和Load Store实际执行完成的顺序可能相同、可能不同(这取决于微体系结构的实现)，在多核情况下，程序的正确性可能出问题。有各种一致性模型来表达各种程度的相同不同，相应的有软、硬件机制来确保多核处理器上程序的正确运行。

这里只具体写顺序一致性(sequential consistency)模型，更弱的一致性模型在学习过相关资料论文后再做补充。顺序一致性的概念来源于Lamport 1977年的一篇论文How to Make a Multiprocessor Computer That Correctly Executes Multiprocess Program
这里写一下论文中给出的阐述
看一个互斥协议，问题是多核处理器下多进程并发/并行会使得两个进程都进入临界区么？

几点说明写在前面：

• 1，2，3，4，5，6只是标号，数字本身带有的序和问题没联系
• 程序里的读写操作都是一条指令的粒度，不是高级语言的一句语句
• P1, P2指处理器

-	P1	-	P2
	a=0		b=0
	…		…
1	a=1	4	b=1
2	IF(b==0) THEN	5	IF(a==0) THEN
	(临界区)		(临界区)
3	a=0	6	b=0
	ELSE		ELSE
	{…}		{…}

考虑这个例子，如下事件依次发生

• 1 P1 发出a=1的请求，请求的是内存模块1，内存模块1此时正忙
• 2 P1 发出取b的请求，请求的是内存模块2，内存模块2此时可用，取b的指令执行
• 4 P2 发出b=1的请求，请求的是内存模块2，这个请求会在取b执行完成后执行
• 5 P2 发送取a得请求，请求的是内存模块1，内存模块1此时正忙

在这个例子里，这4条指令对同一内存请求顺序是1 ->5 ; 2->4
这4条指令执行完成的顺序是什么呢 2->4；
如果是 2->4；5 -> 1 这两个处理器会同时进入临界区
如果是 2->4；1 -> 5 则不会
-> 符号不直接对应happen-before

顺序一致性有两个条件：

• 每个处理器按程序序发射内存请求(1->2;4->5)
• 所有处理器到单个存储器模块的请求依照FIFO序服务。请求的发射过程包含进入FIFO队列。

我理解就是说，不管这多个处理器对同一内存的请求顺序如何交叠，都可以，但是内存必须按照请求到达的顺序执行（这里应该隐含着对同一地址先请求（指令发射）的先到达（指令执行）的假设），这样保证上面的互斥协议正确。这样的要求称为顺序一致的要求，是很严格的，会对硬件性能造成影响，其实可以放宽，不必严格按请求顺序执行，但是必须有软件机制来提供正确的互斥协议的实现，上面的护持互斥协议在弱于顺序一致的内存模型下是不正确的。

也就是说1，2，4，5的请求可以有C(4,2)=6种交叠方式，每一种都符合顺序一致只要每种情况的执行也是按照这个顺序

现在来看这句很拗口的话

the result of any execution is the same as if the operations of all the processors were executed in some sequential order, and the operations of each individual processor appear in this sequence in the order specified by its program

似乎这个定义里要求每个核上不同内存地址的请求也要安程序序执行，但是在微体系结构层次，提交时要保持，但是执行时程序序是可以打破的，同一处理器不同地址请求序(乱序发射)和程序序(冯诺依曼ISA序)是否一致，请求序和执行序是否一致，这里似乎没有明说。分布式环境中的一致性是关于同一数据的多个副本上要达成全局一致性，某种角度来讲，如果把内存的请求发射和到达，类比分布式中对一个副本的写/读和向各个副本传播写/读操作，这两者非常类似 //但是感觉还是没有理解二者的本质

单核处理器下多进程并发会使得两个进程都进入临界区么？此时表里的P1,P2代指进程。不会有这个问题，内存请求是从同一个核过来，到达顺序和服务顺序一样(单核天然是顺序一致的)，不会有多核中多个请求到达，在执行请求时会涉及调度导致服务顺序和到达顺序不一致的情况。

如果你考虑一个多核处理器的内存体系，就会发现这个问题很复杂，cache以及一致性，buffer，pipeline和内存一致性的保证，和分布式的一致性相比，虽然分布式下异步不可靠网络带来了很大挑战，但是现在我觉得处理器的内存系统可以说比分布式环境下的一致性问题更加复杂

x86的内存一致模型是顺序一致的TSO，所以在实现一个正确的互斥锁的时候也没有考虑太多，比如没用memory barrier这