半导体过程控制篇5 产出建模

产出或良率的定义

（以下产出率与良率都是yield的翻译结果，属于同义词）

制造良率的定义(Manufacturing yield):成功制造的产品占总投入生产的产品比例，适用于晶圆上制造的集成电路芯片和电路板

晶圆良率损失（或称产出损失）(Wafer yield losses)的定义：由于各种原因在生产过程中报废的晶圆，比如设备故障、误操作、物料运输等

对于晶圆(Wafer)产出，有三种定义:
晶圆产出率(Wafer yield):到达最终探针测试的晶圆的比例
测试产出率(Probe testing yield):通过探针测试的晶圆的比例
最终测试产出率(Final testing yield):通过最终电气测试的晶圆比例

对于芯片(Die/chip)产出率

功能产出率functional yield/hard yield)：具有完整功能的比例。也可以称作是功能完全正常的比例

参数产出率：功能正常的芯片性能也要尽可能好。比如运行频率、执行速度、功耗等。

功能性产出

功能性产出模型建立的目标：确保半导体器件能正常工作，并实现其设计的功能要求。模型会基于半导体器件的物理特性和制造工艺，以预测器件的性能和产出
半导体的功率性产出模型是一种用于描述半导体器件功能与制造过程之间关系的模型。

通用的功能性产出模型的表示形式：$$Y=f(A_c,D_0)$$
$D_0$为每单位面积平均缺陷数，也叫缺陷密度;$A_c$表示（电子系统的）关键面积(critical area，也叫临界面积)；功能性产出$Y$

接下来让我们分别了解一下功能性产出各个组成部分，或者称为计算所需的必要的变量。

接下来分别对这些“必要变量”进行分析。从缺陷密度$D_0$开始

缺陷密度$D_0$

污染(Contamination):在晶圆表面或内嵌在薄膜里的外部材料，灰尘和其他颗粒
缺陷(Defect):对所需要印制的掩膜图形的任何改变，比如短路、开路、刻痕、污迹、
失效(Fualt):由缺陷引起的电路的电气失效或故障

缺陷defect，取D作为开头。作为一个随机发生的时间，讨论它在一大片晶圆上发生的概率非常重要。

缺陷有个特点，就是尺寸小于最小关键尺寸的缺陷不会引起失效。因此我们设$x_0$为最小缺陷直径（通常等于最小工艺尺寸）

同时我们都知道，密度一般是总数量除以份数（这个份数，有时候也会以面积等形式出现）。缺陷密度也不例外。

所以求取缺陷密度的步骤，粗略地看本应是：我们先要对一片区域进行积分，然后再除去份数。积分的下限就是这个最小缺陷直径$x_0$

不过不急，先来分析缺陷密度的定义。

缺陷密度在数学上的定义：特定尺寸限制下，缺陷尺寸分布曲线之下的面积（翻译得不清不楚）

定义的英文原文为：In general, the defect density is defined mathematically as the area under the defect size distribution curve for specific size limits

上面这个翻译不清不楚的，不如让我来解释一下缺陷密度到底是什么。

首先要明确，比如一个附着在晶圆表面的小颗粒，它可能不造成任何的故障（缺陷直径技小的情况），但也有可能造成极大的故障，比如说一个很大的颗粒造成两片甚至三片集成电路都出现问题。

那这个时候你缺陷的数量来评价，现在量的大小，显然就显得不合适了。所以我们利用的是有一个缺陷附着在晶圆表面后，它下面投影阴影的区域，也就是每个缺陷影响的区域的大小。

那么缺陷密度就是：在单位面积的晶圆上，这些缺陷所影响的区域面积大小对损害整块芯片的贡献度

我们先对单个缺陷进行分析，然后再拓宽到所有缺陷。

衡量单个缺陷它所能贡献的缺陷密度：
一是它本身自己的大小。单个缺陷越大，它影响的面积自然就越大，对缺陷密度大小的贡献度也就越大。
二是它的形状。它再大如果没有大过这一块集成电路的边界，那就不会影响到下一片集成电路。损害到集成电路的一个边边角角和损坏整一块集成电路，其实效果是一样的，因此缺陷的形状也是参考因素之一
那么，单个缺陷对缺陷密度的贡献度可以定义为：$$D1(x)=\frac{1}{x^p}$$

然后把它们综合起来，也就是乘以数量N，就可以得到缺陷密度表达式：
$$D_0=N{\int }_{x_0}^{\propto }D1(x)dx=N{\int }_{x_0}^{\propto }\frac{N}{x^p}dx=\frac{N}{1-p}(1-x_0^{1-p})$$
$x_0$为最小缺陷直径（往往等于给定技术的最小特征尺寸）

关键面积$A_c$

上面讲了缺陷密度，实际上我愿意把它理解成一种贡献度，就是衡量缺陷们能够办成多大坏事的一个指标。

相当于黑社会单个个体所能造成的破坏大小，但个体是要组成团体的，因此临界面积则可以认为是这些搞怪分子的体量。
这个团体的体量再乘以个人的能力，则可以知道缺陷有多大破坏力，进而可以反向地来衡量社会的安定程度。这些特点放在半导体工业中，则可以来衡量产出的大小。

首先在现实中，我们先找出：芯片面积A;最小缺陷尺寸$x_0$;缺陷尺寸分布D(x);故障的概率PoF(x)
实际上缺陷的尺寸分布和故障概率拥有很强的相关性。可以认为，现在各个地方出现的概率决定了缺陷尺寸分布。
所有达到最小缺陷尺寸的那些缺陷的各个分布累积起来，再乘上整片芯片的面积，就得到了整块芯片的临界面积（即关键尺寸），也就是知道了“团伙有多大”。

最终可以得到，定量描述关键面积的表达式为：$$A_c=A{\int }_{x_0}^{\propto }Pof(x)D(x)dx$$

（POF（x）取自probability of fail）

功能性产出模型与泊松模型（一般性的normal）

功能性产出通常以百分比的形式表示其成功生产出可用芯片的数量与总生产数量的比例：$$Y=\frac{可用芯片的数量}{总生产数量}$$

功能性产出模型常采用泊松模型（一段时间内发生事件的次数）:$$Y=exp(-A_c{D}_0)$$

令$C$是基板上电路的数量，也等于IC、模块等的数量；$M$是可能的缺陷类型种类，则缺陷的可能情况由$C^M$种。

类比一个班级的同学$C$，得感冒、发烧、流感（共$M$种病症）的情况有多少种。经过统计学计算后，得到$C^M$种。

但我们一般希望班里一个人也不要生病。
无人生病，也就是电路零缺陷的概率（或者称为一个电路包含任意类型零个缺陷的概率）为：$$\frac{(C-1{)}^M}{C^M}=(q-\frac{1}{C}{)}^M$$

这个可能的缺点种类数$M$；功能性产出Y

计算功能性产出的方法1：

用以上的这个零缺陷的概率，进行一些复杂的换算，可以用$C{A}_c{D}_0$替换M。
M变成了小块集成电路的数量$\times$ 关键面积$\times$缺陷密度，这几个合成得到晶圆上所有集成电路的缺陷总数
这个时候的产出Y的表达式就是所有小块的集成电路都拥有0个缺陷的电路的几率，表达式为：$$Yli{m}_{C\to \propto }(1-\frac{1}{C}{)}^{C{A}_c{D}_0}=exp(-A_c{D}_0)$$
（PS:为什么C要趋近于无穷）

如果要求这样0个缺陷的电路有N个，则应将产出$Y$的表达式更换为：$$Y=exp(-A_c{D}_0{)}^N=exp(-N{A}_c{D}_0)$$

我们利用例题来巩固这个公式，假定一个泊松模型，为了得到95%功能性产出，计算在十万个noms晶体管上允许的最大缺陷密度。假定每个器件的门宽十微米，长为一微米
根据公式$Y=exp(-A_c{D}_0{)}^N=exp(-N{A}_c{D}_0)$我们可以得到思路：
求最大缺陷密度$D_0$，那么需要提前知道产出$Y$，总的集成电路数量$N$和关键面积$A_c$
计算我们就略过了。首先由“95%的功能性产出”可以知道$Y=0.95$
N等于nmos晶体管的数量
临界面积$A_c$为器件的门宽和长的乘积

计算功能性产出的方法2：直接引用泊松统计

令x为每个电路的故障数。我们的产出肯定就是x=0的时候。
令泊松变量$\lambda =N{A}_c{D}_0$，也可以得到产出为：$$Y=P(x=0)=exp(-N{A}_c{D}_0)$$
考试的时候，记住以上这个公式就可以了。

murphy产出模型

通用的功能性产出模型的表示形式：$$Y=f(A_c,D_0)$$
$D_0$为每单位面积平均缺陷数，也叫缺陷密度;$A_c$表示（电子系统的）关键面积(critical area，也叫临界面积)；功能性产出$Y$

与泊松产出模型（normal）的区别：使用泊松模型时，假定了$D_0$为常数。但是$D_0$并不是常数，而是符合正态分布

（如何在模型建立种体现$D_0$符合正态分布的，我没有看出来）

exponential指数级
poisson泊松

负二项模型（pascal模型）

为了推导，我们的理论基础是gamma分布和对应的产出：$$Y_{gamma}=(1+\frac{A_c{D}_0}{\alpha }{)}^{-\alpha }$$

使用负二项模型描述地产出Y的表达式为：

$\alpha$为群集参数。缺陷分布的方差如果越低，则群集参数$\alpha$越大。

$\alpha$大时，说明缺陷密度比较均匀，也就是变化性低。此时gamma模型可以近似为泊松模型：$$Y=li{m}_{\alpha \to 0}(1+\frac{A_c{D}_0}{\alpha }{)}^{-\alpha }=exp(-A_c{D}_0)$$

$\alpha$小时，gamma模型可以近似为指数模型：$$Y=li{m}_{\alpha \to 0}(1+\frac{A_c{D}_0}{\alpha }{)}^{-\alpha }=\frac{1}{1+A_c{D}_0}$$

PS:在逻辑芯片和存储芯片中，往往取$\alpha =2$

用一道例题简单了解负二项模型在芯片领域的应用：

例题:假定在三个制造区域要各生产产品10000件（而你要分别为他们三家提供共30000个芯片），不过这三家的要求略有不同。共同的要求是每个芯片的面积为0.5平方厘米，每片晶圆要求包含200个芯片。而对与$D_0$，三家的要求分别为$0.9c{m}^{-2},1.1c{m}^{-2},1.3c{m}^{-2}$，问需要定购多少个品圆?
1.利用负二项式模型，令$\alpha =2$，产出$Y=95$
2.我们首先计算每片晶圆上用来做芯片的面积。该面积应为$$200\ast 0.5=100c{m}^{-2}$$
3.由于gamma公式中的$\alpha ,Ac,Y_{gamma}$都已知，所以根据负二项式模型，再结合gamma模型的公式，可以计算三个制造区各自的关键尺寸$Ac1,Ac2,Ac3$：计算过程略。
4.最后，我们可以计算每个制造区域所需的晶圆数量:
制造区域1:10000*(0.5+Ac1)/100~59个晶圆，制造区域2:10000*(0.5+Ac2)
100_{61个晶圆，制造区域3:10000*(0.5+Ac3)/100}63个晶圆。

全局性产出

包含全局产出损失影响的负二项模型：$$Y=Y_0(1+\frac{A_c{D}_0}{\alpha }{)}^{-\alpha }$$

其中$Y_0$因子就是全局性损失的影响。有了$Y_0$的存在，良率Y的表达式中则存在于缺陷密度和关键尺寸都无关的项

参数性产出

半导体参数产出模型是一种用于描述半导体器件性能与制造参数之间关系的模型。用于预测和优化半导体器件的性能参数。

参数性产出的目标：通过优化制造参数，使得器件能够满足特定的性能要求

参数性产出和功能性产出的区别：参数性良率是正常运行系统质量的一个度量，而功能性良率测量由制造过程中可以运行的，也就是正常的单元所占的比例来确定

参数性产出的测试方法往往采用蒙塔卡罗仿真（Monte Carlo Simulation）

一块半导体的厚度d;绝缘材料的有效介电常数${\epsilon }_e$;绝缘介质之上的材料（常常是多晶硅栅）宽度$W$;一条微条带传输线的特征阻抗（characteristic impedance）$Z_0$;
这些变量之间的关系式，也就是所谓的模型，其表达式为：$$Z_0=\frac{60}{\sqrt{{\epsilon }_e}}ln(\frac{8d}{W}+\frac{W}{4d})$$

绝缘介质之上的材料（常常是多晶硅栅）宽度$W$与绝缘体相对电容率${\epsilon }_r$的关系式如下：$${\epsilon }_e=\frac{{\epsilon }_r+1}{2}+\frac{\epsilon -1}{2\sqrt{1+\frac{12d}{W}}}$$

计算$Z_0$在各个区间的概率：$$Y=P(a<Z_0<b)={\int }_a^{b}f(x)dx$$

下面我们带入一个生产线管理者的角色，深入到参数性良率的计算和蒙塔卡罗仿真中去。

参数性良率的实操分析

假设在半导体制造过程中，我们要估计某个关键参数的产出(yield)，即成功生产合格产品的比例。我们可以使用蒙特卡洛仿真来进行估计。我们要生产10000个芯片，每个芯片有一个关键参数X，我们希望估计该参数的性能产出（也就是参数性良率）。我们假设该参数服从正态分布，均值为，标准差为0。

以下是使用蒙特卡洛仿真进行估计的步骤:

1.定义问题:我们要估计参数X的性产出。
2.建立模型:我们假设参数X服从正态分布，均值为$\mu$，标准差为$\sigma$。
3.设定随机变量:我们需要设定参数X的概率分布。根据正态分布的特点，我们可以使用随机数生成器来生成符合正态分布的随机样本。
4.生成样本:根据设定的随机变量分布，生成大量的随机样本。可以使用随机数生成器来生成符合正态分布的随机样本。
5.运行模型:对于每个样本，根据模型进行参数X的估计，并判断是否合格。如果参数X在一定的规格范围内，则认为该芯片合格。

产出仿真

局部缺陷和全局缺陷是产出损失的两个基本来源。会导致参数性产出损失的全局缺陷会在统计过程仿真器中建模，可能影响功能性产出的局部缺陷会使用基于蒙特卡洛产出保证器的方式建模

英文原文：The effects of global defects, which result in parametric yield loss, have been modeled in statistical process simulators such as the FABRication of Integrated Circuits162 YIELD MODELING Simulator (FABRICS) [11].1 Local defects, on the other hand, which can cause catastrophic failures that impact functional yield, have been modeled using Monte Carlo–based yield simulators such as the VLSI LAyout Simulator for Integrated Circuits (VLASIC) .

功能性产出仿真

VLASIC仿真算法，也可以视作VLASIC系统结构的主循环：

VLASIC系统结构的详细视图：

举例:假设你正在设计一个8位的静态随机存取存储
器(SRAM)的布局。你已经完成了SRAM的电路设计，并且希望使用VLSI布局仿真器来验证和优化布局。
以下是一些相关的信息:
SRAM由多个存储单元组成，每个存储单元包含一个存储器单元和相关的控制电路。
每个存储单元的布局需要考虑到电路的连接、间距和电源线和地线的布局。
你需要考虑布局中的功耗、时序和噪声问题。
在这个例题中，你可以使用VLSI布局仿真器来完成以下任务:
1.创建一个新的项目，并导入你的SRAM电路设计文件。
2.在仿真器中设置布局参数，如存储单元的尺寸、间距和连接规则。
3.使用仿真器的布局模拟功能，将SRAM的逻辑设计转化为物理布局，并模拟布局中的存储单元位置和连线。
4.提取电路的拓扑结构和参数，以便后续的电路仿真和分析。
5.进行电路仿真，评估SRAM的性能和功能。你可以使用仿真器提供的时序仿真功能来验证SRAM的读写操作和时序要求。
6.根据仿真结果进行布局优化。你可以使用仿真器提供的布局建议和分析工具，如功耗分析和时序分析，来优化布局。
7.可视化布局和仿真结果。仿真器通常提供可视化界面，用于展示布局和仿真结果，以便你更好地理解和分析。

总结：通过使用VLSI布局仿真器，你可以验证和优化SRAM的布局设计，确保电路的性能和可靠性。这样可以帮助你在物理布局阶段发现和解决潜在的问题，提高设计的质量和效率。

参数性产出仿真

FABRication(集成电路制造)是一个集成电路仿真器，它主要用于模拟和验证集成电路的制造过程。它可以帮助设计工程师在设计阶段预测和解决制造相关的问题，从而提高电路的可靠性和生产效率。

例题:假设你正在设计一个CMOS逻辑门电路，并希望使用FABRication仿真器来验证和优化制造过程。以下是一些相关的信息:
1.逻辑门电路包括多个晶体管和电容器，它们需要通过光刻和沉积等工艺步骤来制造。
2.需要考虑晶体管的尺寸、电容器的结构和电介质材料等制造参数。
3.还需要考虑工艺中的偏差和变化对电路性能的影响。
在这个例题中，可以使用FABRication仿真器来完成以下任务:
1.创建一个新的项目，并导入你的逻辑门电路设计文件。
2.在仿真器中设置制造参数，如晶体管的尺寸、电容器的结构和电介质材料。
3.使用仿真器的工艺模拟功能，模拟逻辑门电路的制造过程，包括光刻、沉积等步骤。
4.进行物理仿真，评估电路的物理特性，如电场分布、电流密度等。你可以使用仿真器提供的可视化界面来观察和分析仿真结果。
5.使用仿真器提供的设备模型，对晶体管和电容器进行行为仿真。这可以帮助你评估电路的性能和功能。
6.根据仿真结果进行工艺优化。你可以使用仿真器提供的工艺建议和分析工具，如参数调整、工艺流程优化等。
总结：通过使用FABRication仿真器，你可以验证和优化CMOS逻辑门电路的制造过程，确保电路的可靠性和性能。这样可以帮助你在设计阶段预测和解决制造相关的问题，提高设计的质量和效率。