greenapl1985-CSDN博客

原创 XILINX FIFO IP核空满使用

之前使用fifo时，空满信号的使用一直是个让我困惑的问题，查了一些网上的代码，多数使用full、empty信号来作用读写使能的控制，但是在时序逻辑中，这样使用会有一个问题，即读写使能的停止会在full/empty的下一个周期生效，即多写入或多读出一个时钟，因此个人认为使用almost_full,/empty是更好的选择，可以及时的控制住读写动作。

2022-09-05 22:33:19 853

原创 Verilog实现多bit全加器

全加器输入和输出的逻辑关系，一般使用卡诺图的方式来获取。以下内容中关于sum的表达式的推导可能和网上其它方法不太一样，cout的逻辑关系依然使用卡诺图来得到。单bit全加：SUM的逻辑表达式推导输入：a, b, cin输出：sum, coutstep1. 列出真值表a01010101b00110011cin00001111sum01101011cout00010111ste

2022-05-09 10:31:19 1883

一. CLB构成LUT可以被配置为一个6-input LUT和两个5-input LUT，一个5-inpu LUT可以存在于FF中4个6-input LUT、8个FF，乘法器、移位寄存器等资源共同组成一个Slice。8个FF中，有4个可以配置成锁存器latch，但是这样的话，Slice中剩余的4个FF则不可以再使用。2个Slice构成一个CLB.二. Slice分类Slice可以分为Slice-L和Slice-M，Slice-L是Logic Slice，Slice-M用处比较多，其中的LUT可以用

2022-05-08 12:44:09 651

原创位运算符和逻辑运算符的区别

位运算符和逻辑运算符

2022-05-07 17:52:42 916

原创【Vivado】 [Place 30-574] 时钟使用普通IO时的报错解决办法

今天在创建工程时，由于只是一个测试用的工程，给时钟信号分配管脚时只是简单的使用了普通的IO管脚，在实现时报了以下错误[Place 30-574] Poor placement for routing between an IO pin and BUFG. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .xdc file

2022-03-19 11:23:27 9950

原创 DDS信号发生器

DDS波形生成器DDS原理创建步骤工程实现仿真仿真文件仿真波形Matlab与FPGA数字信号处理系列——DDS信号发生器——Quartus ii 原理图法利用 ROM 存储波形实现DDS本文参考了以上文章DDS原理将一个完整的正弦信号，按一定的频率进行采样，量化，进行一个查找表存入ROM中。通过修改ROM中数据的访问步进和初始位置可以控制生成波形的频率和相位。创建步骤这里使用了Guagle_wave小工具进行正弦信号的产生，这个工具可以在我们没有Matlab的情况下，快速得生成采样点，但是有个缺

2022-03-13 15:59:32 3425

原创 Verilog中reg signed的使用

有符号reg的用处是在，对变量进行位扩展时，会用变量当前位数的最高位进行扩展。例如C是一个十七位的有符号数，C等于两个十六位的数a和b之差，那么这两个十六位的数字也需要定义为reg signed，否则在对a,b进行位扩展时候，会用0补位，即扩展为{1’b0,a}，只有定义为reg signed，才会扩展位{a[15], a}...

2021-12-02 09:55:43 2555

原创 ERROR: [VREC 10-3180]解决方法

从别的工程下拷了一个fir_complier的IP核，也update了，看着都没什么问题，但run simulation的时候一直报错ERROR: [VREC 10-3180] 说是aresetn接口不存在，我再三核对，确实例化aresetn接口，而且它自己生成的veo文件中也有aresetn。然后我删了又重新例化，还是不行。后面折腾的没脾气，上网查了下，说的有可能是例化了两个同名的IP，再三确认只有一个名为fir_complier的IP，但还是抱着试试的心态，把这个IP删了，有重新例化了一个fir_co

2021-11-27 11:28:27 365