Verilog中reg signed的使用

最新推荐文章于 2024-04-28 11:48:41 发布
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分类专栏： 笔记
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本文链接：https://blog.csdn.net/greenapl1985/article/details/121670363
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本文探讨了在编程中，有符号reg（register）在扩展十六位数如C=a-b时的重要性，强调了当使用regsigned而非默认补零扩展时，如何保持原始数值的精确性。通过实例解析了为何定义为regsigned对于正确位扩展至关重要。
摘要由CSDN通过智能技术生成

有符号reg的用处是在，对变量进行位扩展时，会用变量当前位数的最高位进行扩展。
例如C是一个十七位的有符号数，C等于两个十六位的数a和b之差，那么这两个十六位的数字也需要定义为reg signed，否则在对a,b进行位扩展时候，会用0补位，即扩展为{1’b0,a}，只有定义为reg signed，才会扩展位{a[15], a}

greenapl1985
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