静态时序分析基础--学习总结

目录

 

写在前边的话

参考

概念先导

触发器

静态时序分析

结语

附录-亚稳态

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写在前边的话

树懒博主饶了一圈弯路终于把STA的基础弄明白了。

为了让之前从没接触过的人也看懂，因此本篇开头会加上一部分基础概念。

参考

1、讲的很明白的博客：https://blog.csdn.net/weixin_43343190/article/details/82960601

2、好用的图：https://wenku.baidu.com/view/380871878762caaedd33d487.html

3、很好的练手题：https://blog.csdn.net/Reborn_Lee/article/details/100049997

4、相关参考书：《FPGA原理和结构》第一章，《CMOS超大规模集成电路设计》第十章，《硬件架构的艺术》

概念先导

建立时间（Setup Time）：在时钟脉冲到来前，输入数据需要保持稳定的时间。

保持时间（Hold Time）：在时钟脉冲到达后，输入数据需要继续保持的时间。

亚稳态（Metastable）：亚稳态是由于违背了触发器的建立和保持时间而产生的。信号如果在亚稳态窗口里发生变化，那输出将是未知的或称为“亚稳”的，这种有害状态的传播叫做亚稳态。触发器的输出会因此而产生毛刺，或者暂时保持在不稳定的状态而且需要较长时间才能回到稳定状态。（硬件架构的艺术，p1）

亚稳态窗口：输入信号应在亚稳态窗口中保持不变，否则输出可能变成亚稳态。

静态时序分析（Static Timing Analysis，STA）：静态时序分析是一种重要的逻辑验证方法，一般采用穷举分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误。它关注的是时序间的相对关系，而不是逻辑功能。

时序路径（Timing Pa