JESD204接口调试总结——Xilinx JESD204B IP AXI寄存器简介

最新推荐文章于 2024-08-19 19:58:06 发布
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分类专栏： SERDES 文章标签： fpga
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本文介绍了Xilinx JESD204B IP AXI寄存器的使用，包括版本寄存器、Reset寄存器、SYSREF Handling等关键寄存器的功能，并探讨了如何通过AXI指令进行参数配置以应对射频transceiver芯片的变化。调试过程中，寄存器的正确设置对于避免重新配置IPcore和快速恢复链路至关重要。
摘要由CSDN通过智能技术生成

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JESD204接口调试总结——Xilinx JESD204B IP AXI寄存器简介

一般来说，如果在IPcore配置正确的话，不太需要通过AXI指令来进行参数的修改，不过如果能够支持AXI指令，在射频transceiver芯片配置改变时，则有可能能通过AXI指令直接进行配置，而不需要重新修改IPcore的配置并且要重新编译

下面列出来一些比较常用的寄存器

在这里插入图片描述

1、
在这里插入图片描述
版本寄存器，主要用于验证AXI总线是否通路

2、
在这里插入图片描述
Reset寄存器只要关注第0bit。再任何通过AXI指令更新参数后，最后都要执行以下复位的操作，只要向这个寄存器写1即可，复位完成后自动恢复为0.复位为重

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Xilinx JESD204B IP AXI驱动代码
Crazzy_M的博客
09-07 5012
说明：Xilinx JESD204B IP AXI驱动代码，通过VIO进行JESD204B IP和寄存器的读写。 参考博客：Xilinx_JESD204B 效果简单展示如下： 方便调试，将AXI_Lite接口接入VIO调试。调试过程如下： JESD_VIO_DEBUG：   1：通过Vavido的VIO模式就可以对JESD204 IP进行配置。   0：通过代码配置。 JESD_CMD   1：读寄存器   0：写寄存器 JESD_RESET   1：复位   0：取消复位 JESD_ADDR   进行
Xilinx_JESD204B
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03-04 1万+
Xilinx_JESD204B_AXI配置 说明：通过FPGA的高速数据接口JESD204B对AD9625进行高速采集。 环境：Vivado2018.3。 IP核：JESD204(7.2)。 参考手册：pg066_jesd204 v7.2。 资料以及IP_licence：JESD204B AXI协议资料：AXI 文章目录JESD204B概述JESD204B接口术语JESD204B 层JESD204B_AXI介绍AXI介绍JESD204B__AXI_Lite接口AXI-Lite接口介绍AXI-Lite接口信号
JESD204B寄存器配置
Bradji的博客
10-25 1361
JESD204B接受协议中通过AXI总线配置寄存器，寄存器地址及位数代表如下表所示： JESD204寄存器配置 addr Description 备注 0x008 ILA support [31:1]保留，最低位为有效位，1代表启用ILA，0代表禁止ILA，默认值为1 0x00c Scrambling [31:1]保留，最低位为有效位，1代表启用加扰，0代表禁止加扰，默认值为0。 0x010 SYS...
Xilinx资源浅析之移位寄存器,BRAM,URAM
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08-19 1369
ram_based_shifter Xilinx系列FPGA硬核IP，能够有效对移位寄存器进行处理，节省LUT资源。
Xilinx的JESD204B ip核的使用（以AD9154为例对寄存器参数进行计算）
Njustxiaobai的博客
07-20 3532
jesd204B ip核 ad9154
在Xilinx FPGA上快速实现 JESD204B
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06-24 2万+
简介JESD204是一种连接数据转换器（ADC和DAC）和逻辑器件的高速串行接口，该标准的 B 修订版支持高达 12.5 Gbps串行数据速率，并可确保 JESD204 链路具有可重复的确定性延迟。随着转换器的速度和分辨率不断提升，JESD204B接口在ADI高速转换器和集成RF收发器中也变得更为常见。此外，FPGA和ASIC中灵活的串行器/解串器(SERDES)设计正逐步取代连接转换器的传统并行...
JESD204B的AXI时序分析（对比SRIO）
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本人在写JESD204B的AXI4-Lite配置接口时，发现对端口时序的理解和常规的理解不一样，因此写这篇文章以作记录，具体如下。 1.1 写时序异常 按常规理解的时序图（参照SRIO）写出来的代码，ready是因，valid是果。在仿真时发现在时钟复位配置好后，ready信号并没有按想象中一样，会先拉高来等待输入数据。ready信号是一直为0的。 检查配置情况发现配置没有错误，然后对比JESD204B ip核的demo文件仿真图，发现ready信号要先等valid信号有效后才会输出一个时钟的有效信号。这成了valid是因，ready是果。因果和常规理解的是反着的。 具体的情况见第3节。 1.2 读时序异常 按常规理解的时序为，ready准备好后，输入读取的地址并且valid有效时，ready会拉低去处理内部信号，在输出对应地址数据后，再次拉高等待下一次读取。 但是JESD204B的ip中AXI4-Lite配置接口的读aready是隔一段时间输出一个固定的2个时钟高ready。即使是在availd拉高后aready也不会根据availd拉低，依然是输出固定的2个时钟高信号。这导致我们在需要连续读取内部数据时，不能单纯的把aready当成读取下一个地址准备好的依据。 具体情况见第4节。
JESD204接口调试总结——Xilinx JESD204C IP AXI寄存器简介
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11-06 7038
JESD204接口调试总结——Xilinx JESD204C IP AXI寄存器简介 关于JESD204C的寄存器如下所示： 重要的寄存器： 020： 复位 这个复位和JESD204B的复位不太一样，这个不会自己清楚，需要手动写1后，然后再写0. 024： 数据使能 第0bit为cmd通道，第1bit为数据通道。 第0bit的cmd和数据校验有关 第1bit的数据通道，如果为0，则发加了扰码的0，如果是1，则发送和接收正常数据 030： 配置一个EMB中有多少EM 默认为1，与transceiver
JESD204接口调试总结——Xilinx JESD204B IP testbench解析
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提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 JESD204接口调试总结——Xilinx JESD204B IP testbench解析IP核配置testbench工程部分代码解读 IP核配置 1、IP核为接收功能 2、LMFC buffer设定为最大 3、4条lane 4、sysref下降沿采样 （前面的帖子有说明为什么下降沿） 1、选择第二种，保持更大灵活性（不然更多的功能被包在了IP核中） 1、SYSREF always 前面博文有介绍 2、不开扰码 3、F K参数与外面
JESD204接口调试总结——Xilinx JESD204B IP 工程应用
gzy0506的博客
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JESD204接口调试总结——Xilinx JESD204B IP 工程应用 Tb看完了，那我们需要对example 进行改造才能进行上板调试。 很明显，作为一个ADC和DAC接口，我们需要构建一个顶层模块 1、 IQ输入，作为DAC的数据源 2、 IQ输出，作为ADC采集的数据 3、 AXI总线，用于对IP核的配置 4、 几个复位线，对phy 和axi进行复位用 5、 时钟 6、 与FPGA外部JESD器件接口 【高速接口管脚/SYSREF/参考时钟/SYNC标志等】 4T4R 4lane采样率 245.
xilinx jesd204b license
04-07
jesd204b ip核 license(不是评估版本，not evaluation license)。2016.2-2018.3亲测可用。到vivado 2019.9版本之前都可以用。
在xilinx上快速实现jesd204b
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Xilinx Vivado JESD204B license 许可，到2019年9月
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Vivado JESD204B license 许可，有效期到2019年9月。理论上之前的版本都可以使用，如果有需要请调整系统时间。
JESD204接口调试总结——Xilinx JESD204B数据手册的理解
gzy0506的博客
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提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 JESD204接口调试总结——Xilinx JESD204B数据手册的理解时钟架构Subclass 1SYSREF Sampling Clock Edge确定性时延 时钟架构 设计中采用如下图所示时钟设计图，主要是refclk和coreclk分开的 图 3-1 显示了最通用和最灵活的时钟方案，其中使用单独的 refclk 和 glblclk 输入分别提供收发器参考时钟和内核时钟。 通过这种配置，参考时钟和内核时钟是物理上独立的时钟，可以
JESD204B的AXI4-Lite时序分析（对比SRIO的AXI4-Lite时序分析）
月隐博客
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JESD204B的AXI4-Lite时序分析 1.前言 本人在写JESD204B的AXI4-Lite配置接口时，发现对端口时序的理解和常规的理解不一样，因此写这篇文章以作记录，具体如下。 1.1写时序异常 按常规理解的时序图(参照SRIO)写出来的代码，ready是因，valid是果。在仿真时发现在时钟复位配置好后，ready信号并没有按想象中一样，会先...
AXI_lite总线配置JESD204 IP核
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