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RSS订阅原创 TCL(Tool Command Language)学习（四）-----文件操作
UNIX 下，会把工作目录变为启动 TCL 脚本的用户的工作目录，WINDOWS 下会把工作目录变为 windows 操作系统的安装目录所在的盘的根目录(如：C:/)将拆分后的结果保存到一个变量中。拆分后的以列表的方式进行存储。
2023-07-27 14:56:46
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原创 Xilinx Aurora 64B/66B 协议板间传输数据
PMA_INIT为同步复位信号，需要在ref_clk来到之后拉低该信号进行复位，可以采用如下的方式，差分ref_clkp/ref_clkn经过IBUFDS_GTE2后输出时钟ref_clk提供给aurora IP核，同时例化一个PLL，ref_clk经过PLL后产生init_clk和drp_clk提供给aurora IP核，同时产生locked信号，取反后作为IP核复位信号。来自Aurora 64B/66B核心的用户界面中的s_axi_tx_tready信号在一个周期内被解除，每32个周期一次。
2023-04-08 09:36:45
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原创 Xilinx Aurora 64B/66B IP使用
时钟模块的mmcm_not_locked信号应该连接到核心的mmcm_not_locked信号。对于GT refclk，对于单链路传输，这里的选项只能选同一quad的时钟，但实际上可以选用临近quad的时钟，也就是临近bank上的时钟，只需要在进行引脚约束的时候把约束对就行。Aurora 64B/66B IP核的配置也比较简单，只需要对线速率和时钟进行配置，INIT clk和DRP clk是IP核内部逻辑使用，与线速率和uesr_clk无关，这两个时钟可以选择用户提供方便的时钟频率，Init_clk输出。
2023-04-07 09:37:03
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原创 Aurora 64B/66B 协议介绍
Aurora 是一个用于在点对点串行链路间移动数据的可扩展轻量级链路层协议。这为物理层提供透明接口，让专有协议或业界标准协议上层能方便地使用高速收发器。虽然使用的逻辑资源非常少，但 Aurora 能提供低延迟高带宽和高度可配置的特性集。
2023-04-06 16:40:19
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原创 Xilinx的FIR IP核使用方法（参数重构改变滤波器形式）
xilinx FIR ip核的使用方法，coe文件的生成，滤波器形式的重构，参数的配置，仿真验证，DDS产生线性调频信号，低通、带通、高通滤波器对线性调频信号进行滤波。
2022-12-02 17:49:30
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原创 Xilinx 的FFT IP核使用方法（配置为FFT 、IFFT两种模式）
输出的正弦信号个周期占据8个160M的时钟，说明该正弦信号的频率为：160M/8=20M，与做FFT输入的信号相同，说明IFFT运算结果正确。当没有接收到一帧的最后一个数据而s_axis_data_tlast拉高时，这表明输入数据的长度与IP核预设的数据不匹配，输入数据长度小于预设的长度。当接收到一帧的最后一个数据而s_axis_data_tlast没有拉高时，这表明输入数据的长度与IP核预设的数据不匹配，输入数据长度大于预设的长度。这个信号允许你计算帧数，并在需要时将核心的配置同步到特定的帧。
2022-11-29 15:45:31
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原创 存储器的分类
EPROM是一种具有可擦除功能，擦除后即可进行再编程的ROM，写入前必须先把里面的内容用紫外线照射到它的IC卡上的透明窗的方式来清除掉。存储器是用来存储程序和各种数据信息的记忆部件，存储器可分为主存储器（简称主存或内存）和辅助存储器（简称辅存或外存）两大类，和CPU直接交换信息的是主存。SRAM不需要刷新电路就能保存它内部存储的数据，因此SRAM具有较高的性能，但是SRAM也有它的缺点，即它的集成度较低，功耗较大。按照存储器的使用类型，可分为只读存储器（ROM）和随机存储器（RAM）
2022-11-25 10:12:04
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原创 MTI (动目标显示) Moving Target Indicator
MTI的实现一般利用杂波对消器（MTI滤波器）来抑制固定杂波，提取运动目标信号
2022-11-14 19:17:31
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原创 matlab仿真瑞利分布与高斯分布
介绍高斯分布和瑞利分布，用 matlab仿真这两个分布的分布图。瑞利分布可通过均匀分布或者高斯分布进行转换得到
2022-11-12 19:32:12
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原创 AXI interconnect IP核的说明及用法
AXI interconnect可以对AXI总线进行管理，支持多个主机采用AXI总线访问从机，或者一个主机访问多个从机。真正实现了总线通信，N Master模块与M Slave模块的通信，减少了相互间通信的复杂度，内部实现时钟域转换，不需要外部的过度干预，内部可实现FIFO等，免去了很多场景下需要FIFO，Register，位宽转换，协议转换的需求。.........
2022-07-21 22:14:58
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原创 JESD204 IP核的时钟分配（ultrascale系列）
JESD204的时钟问题：ultrascale系列FPGA的时钟分配，GTH的位置选择
2022-07-02 17:06:13
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原创 AXI_lite总线配置JESD204 IP核
JESD204在进行使用前需要利用AXI总线对其进行配置后，IP核才能正常工作下面利用Verilog代码通过状态机配置其寄存器。下面介绍如何利用AXI总线配置JESD204 IP核
2022-07-02 16:30:12
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原创 Verilog常用系统任务
Verilog常用系统任务的介绍、用法和例子，包括输出信息，文件输出等系统模式的用法如： $fopen、 $fdisplay、$fclose、 $display、$random、$stop、$finish
2022-04-26 21:27:27
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原创 MATLAB中Filter Designer的用法
详细介绍了MATLAB中Filter Designer的用法：利用Filter Designer产生函数在MATLAB进行滤波处理，还可以生成 XILINX 系数 (.COE) 文件用于配置FIR IP核
2022-04-26 18:07:44
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原创 ChipScope在线逻辑分析仪的使用方法
ChipScope在线逻辑分析仪的使用方法，以vivado为例利用在线逻辑分析仪进行在线调试，用IP核和mark_dubug两种方式进行调试
2022-04-23 16:12:55
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原创 Xilinx的ROM的IP核使用（以vivado为例）
利用Xilinx的ROM的IP核产生所需要的波形 利用 ROM可以进行DDS（直接频率合成），也可以产生需要的信号，可以存入低频率的正弦波形文件，然后通过改变频率控制字来改变输出频率。
2022-04-12 21:04:15
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原创 matlab产生FIR IP核(Xilinx)所需要的coe文件(系数文件)
用matlab产生FIR IP核(Xilinx)所需要的coe文件（系数文件）
2022-04-12 20:08:10
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原创 用matlab产生FPGA(Xilinx)配置ROM所需数据的.coe文件
用matlab产生FPGA（Xilinx）下产生ROM所需数据的.coe文件
2022-04-12 19:47:27
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原创 m序列经过Box_Muller变换变成高斯噪声
m序列是一种伪随机序列服从均匀分布，而高斯白噪声服从的是高斯分布，不能将m序列直接作为噪声源来产生噪声调频信号，而可以采用Box_Muller变换将m序列变换成高斯噪声。
2022-03-25 10:17:14
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原创 MATLAB仿真上变频过程中的多率信号处理
仿真上变频过程中的多率信号处理，包括实现N倍插值、混频器上变频、正交双通道处理，利用相位编码信号来看上变频过程中信号的变化。
2022-03-04 19:57:52
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原创 MTALAB仿真下变频过程中的多率信号处理
利用matlab仿真AD采样后的采样速率变换，通过混频器进行下变频。然后利用抽取滤波器进行速率变换。来模拟多率信号变换，仿真信号 采用相位编码信号。
2022-03-04 17:55:31
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原创 matlab仿真：FFT实现匹配滤波
仿真匹配滤波器的FFT-IFFT的实现，采用矩形脉冲信号，观察滤波前后的波形，分析匹配滤波器对矩形脉冲的压缩前后的性质。
2021-11-09 17:29:28
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TCL（Tool Command Language）练习题及答案
2023-07-27
MTI 对消器的matlab实现
2022-11-14
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