FPGA攻城狮的博客

关于Robei抢答器的设计案例学习

第一章：认识工具，掌握基础通过今天的学习，读者可以了解集成电路设计工具的历史背景情况，同时熟悉国内外的产业差距。今天的学习将为后面的操作打下基础，读者需要尽可能的熟悉软件和Verilog语法，了解Robei软件的结构和操作方式，并知道如何注册和寻找Robei资源。今天学习完成后，熟悉Verilog语言的读者可以加深记忆，刚刚开始学习FPGA设计的读者也可以轻松地掌握Verilog语言的结构和语法...

《7天搞定FPGA》—Robei与Xilinx实战思想前言集成电路设计软件目前在世界上只有几家公司在做，普遍分布在欧美等国家，中国的集成电路设计软件长期依赖于盗版和进口。“工欲善其事，必先利其器”，中国要想大力发展集成电路产业，首先要有自主知识产权的集成电路设计工具。Robei是一款全新的拥有自主知识产权的集成电路设计工具，不仅具备传统的设计工具的代码编写、编译、仿真功能，更增加了可视化和模...

6.2 实例十三 Natalius 8位RISC处理器6.2.1. 本章导读设计目的了解并熟悉Natalius 8位RISC处理器的基本结构和运行原理。根据Natalius的指令集设计出可以验证一些简单功能的testbench，最后通过Robei可视化仿真软件进行功能实现和仿真验证（由于Robei目前暂不支持$readmemh()命令，最后的仿真验证在Modelsim中进行）。设计原理1...

6.1 实例十二 UART的发送与接收模块设计6.1.1. 本章导读设计目的（1）学习UART的工作原理，并用verilog设计编写UART的发送/接收模块。（2）熟练运用Robei软件进行调试模拟仿真。设计原理UART的帧格式　　异步串行数据的一般格式是：起始位+数据位+结束位，其中起始位是1位，数据位是8位数据或7位数据加1位奇偶校验位，停止位是2位。如图6-1-1所示：（1...

5.1 实例十 FIFO（基于Robei的EDA工具实验案例）5.1.1. 本章导读FIFO（First in First out）使用在需要产生数据接口的部分，用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，因此数据丢失概率不为零。使用FIFO可以在两个不同时钟域系统之间快速而方便地传输实时数据。这次的设计我们就来学习一下如何用Robei和Veril...

4.3 实例九 除法器设计4.3.1. 本章导读要求掌握除法器原理，并根据原理设计除法器模块以及设计对应的测试模块，最后在 Robei可视化仿真软件经行功能实现和仿真验证。设计原理这个除法器的设计为传统除法器，因此十分简单，易懂：（1）先取除数和被除数的正负关系，然后正值化被除数，由于需要递减的除数，所以除数应取负值和补码形式。（2）被除数每一次递减，商数递增。（3）直到被除数小于除...

实例七 8位移位寄存器的设计（基于Robei工具的8位移位寄存器的设计）4.1.1. 本章导读设计目的要求掌握8位移位寄存器原理，并根据原理设计8位移位寄存器模块以及设计相关testbench，最后在Robei可视化仿真软件进行功能实现和仿真验证。设计准备有一个8比特的数据（初值设为10011100）和一个移位设置数据s，根据s的值不同，产生不同的移位。这里规定移位的方向是向右，由于是8...

实例六 自动售饮料机3.2.1. 本章导读了解自动售货机的工作流程以及各个工作状态，以及其testbench，最后在Robei可视化仿真软件经行功能实现和仿真验证。设计原理自动售货机的信号定义：clk：时钟输入；reset：系统复位信号；half_dollar：代表投入5角硬币；one_dollar：代表投入1元硬币；half_out：表示找零信号；dispense：表示机器售出一瓶饮料...

实例五 Robei和Vivado的联合设计——流水灯设计3.1.1. 本章导读该设计将指导你在Robei中完成一个简单的Verilog设计并且通过波形仿真来验证你的设计的功能正确性，随后使用Vivado IDE综合和实现并生成比特流文件，最后，将生成的比特流下载到Zybo开发板，用实际电路验证设计是否正确。设计目的完成这个设计后，你将能够：• 使用Robei、Vivado联合设计项目，使...

实例三 编译码器（基于Robei的实验案例）2.3.1. 本章导读通过设计简单的编译码器实现对数据的转换。常见的编码方式有格雷码，BCD码和8-3线编码器，16-4线编码器等。本次设计以8-3线优先编码和3-8线译码器作为例子，进行数据的编译码设计。设计原理优先编码器是将多个二进制输入压缩成更少数目输出的电路算法。优先编码器常用于处理最高优先级请求时控制中断请求。8-3线编码器是将输入为8...

2.2 实例二 计数器(基于Robei的实验案例）2.2.1. 本章导读计数器在数字逻辑设计中的应用十分广泛，可以对时钟信号进行计数，分频和产生序列信号，也可以用在计时器和串并转换等电路。这次我们就来学习一下如何用Robei和Verilog语言来设计一个4比特计数器。设计要求计数器对每个时钟脉冲进行计数，并将数值输出出来。现在我们来设计一个4比特的计数器，其范围在0～F之间，也就是计数到最...

实例一 逻辑门设计（基于Robei的实验案例）2.1.1. 本章导读数字逻辑是芯片电路的基本组成部分。本次设计主要分析数字逻辑门在Robei软件中利用Verilog语言实现的方式，并通过该设计让参与者快速体验并掌握“图形化+代码”的新型设计模式。理论分析逻辑门是数字电路的基础，常见的数字电路逻辑门有与门，或门，非门，与非门，或非门和异或门等。本次设计重点讨论其中的几个逻辑门用Verilog...