实验实例 —逻辑门设计

实例一 逻辑门设计（基于Robei的实验案例）

2.1.1. 本章导读

数字逻辑是芯片电路的基本组成部分。本次设计主要分析数字逻辑门在Robei软件中利用Verilog语言实现的方式，并通过该设计让参与者快速体验并掌握“图形化+代码”的新型设计模式。
理论分析
逻辑门是数字电路的基础，常见的数字电路逻辑门有与门，或门，非门，与非门，或非门和异或门等。本次设计重点讨论其中的几个逻辑门用Verilog在Robei软件中的设计和仿真。以常见的与门（图2-1-1）为例，如图2-1-1所示，通过其真值表可以看出，只有当两个输入同时为1的时候，输出才是1，其他情况下均为0。与门的数学表达式为：y=a&b。

软件准备
熟悉Robei软件。在Robei官方网站（http://www.robei.com）下载最新版Robei软件，并安装。打开Robei软件，熟悉Robei软件的结构和菜单。将鼠标放在工具栏的每个图标上查看图标所代表的内容。在下拉菜单中点击“Help”，查看Robei最新版用户使用说明书。

2.2.2. 设计流程

1. 模型设计
（1）新建一个模型。点击工具栏上的图标，或者点击菜单“File”然后在下拉菜单中选择“New”，会有一个对话框弹出来（如图2-1-2所示）。在弹出的对话框中设置你所设计的模型。
图2-1-2所对应的每项分析如下：

图2-1-2 新建一个项目
Module Name：模块名称，这里我们想创建一个叫andgate的模块，输入andgate。
Module Type：模块类型，Robei目前支持3种类型，“module”，“testbench”和“constrain”。这里我们创建的是一个模块，选择“module”。
Language：