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FPGA开发
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haochaohai
这个作者很懒,什么都没留下…
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FPGA使用jic文件固化程序
6 勾选1,点击运行2,10-20s后成功!FPGA使用jic文件固化程序。5 完成后如图所示,点击产生。2 对123进行选择。3 增加flash设备。原创 2024-05-11 10:52:12 · 360 阅读 · 1 评论 -
FPGA开发流程及modesim使用方法
testbench文件名字与模块一致,注意程序书写规范,生成时钟方法,延时的使用方法,停止的使用方法,例化方法,端口定义。选择verilog文件进行代码编写,将文件名命名为module的模块名,此时顶层文件为该文件。选择自带modesim-altera,verilog语言,next。修改文件程序不需要再进行分析综合仿真,可以进行重新编译。然后编写testbench文件进行modesim测试。然后仿真ok,这样不用分析综合可以节约大量时间!注意:修改程序要保存,进行分析和综合,没问题。原创 2023-11-08 22:58:52 · 95 阅读 · 1 评论 -
FGGA Quartus15.1版本中 In-System Sources and Probes Editor(ISSP)IP核的使用方法
Quartus15.1版本中 In-System Sources and Probes Editor(ISSP)IP核的使用方法。Sources: 驱动源,连接到待测试模块的某些寄存器上面,通过电脑上提供一个值,则这个值会被实时写入板卡的寄存器内部。Probe: 探针,抓取模块内部信号的值,实时在电脑上观测模块内部信号的值。传送数据为32位串行数据(一个数码管(0-F),一共8个)然后再quartus中添加IP核。注意添加的文件的目录位置。再顶层文件进行端口例化。选择数据格式为16进制。原创 2023-11-18 16:31:57 · 414 阅读 · 1 评论 -
FPGA中bdf文件使用流程以及输出寄存器型io命名
上述编译依旧出现问题,原因就是bdf文件和verilog文件命名一样!编译出错,原因是输出led的为4位寄存器格式,然而端口定义却是一根线形式。FPGA中bdf文件使用流程以及输出寄存器型io命名。注意:bdf文件的命名格式不要和verilo文件一样。重新修改bdf文件的命名,然后将其设置为顶层文件。需要将所写的verilog代码转换为bdf文件。全编译出现错误,加入bdf文件,原因,端口没有。初始顶层文件为verilog文件。顶层设置ok,编译ok。然后进行管脚配置即可。原创 2023-11-08 22:05:38 · 424 阅读 · 1 评论