Nickee-Lin的博客

提要：该系列的文章都是记录现在学校开的课程“EDA技术与VHDL”，书是潘松编写的第四版。记录的大部分都是作业题，或者实验例程，以后可能并不会从事这方面的工作，即使是，也会使用verilog描述语言而不是VHDL，但本着多学不坏的想法，认认真真的学习这一门课程也是应该的。该系列仅仅记录与上课课程相关的作业和实验例子，工程领域不会涉及。1.IP在EDA技术的应用发展中的意义的什么？（来自百度描述）

1、根据图，用两种不同描述方式设计一4选1多路选择器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY max4_1 IS PORT(a,b,c,d,s1,s2 : IN STD_LOGIC; y : OUT STD_LOGIC);END ENTITY max4_1; ARCHITECTURE fs1 OF max4_1

题目：设计一个异步清零、同步时钟使能和异步数据加载型8位二进制加法计数器。LIBRARY IEEEUSE IEEE.STD_LOGIC_1164.ALLUSE IEEE.STD_LOGIC_UNSIGNED.ALLENTITY BIT8 IS PORT (CLK,CLR,EN,LOAD : IN STD_LOGIC; DATA : IN STD_LOGIC_VECTO

题目：给出含有异步清零和计数使能的16位二进制加减可控计数器的VHDL描述LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT16 IS PORT(CLK,RST,EN:IN STD_LOGIC; CHOOSE:IN BIT; S

题：说明信号和变量的功能特点，以及应用上的异同点。 信号的特性： 1、信号赋值语句可以出现进程中，也可以出现在结构体的并行语句中，进程中可以同一个信号多次赋值，但是只有最后一次赋值才被执行；2、在进程外的并行语句中对同一信号不能有多次赋值；3、信号赋值要经过一个延时，这一点与器件传输延时相对应。 变量的特性： 1、变量不能将信息带出他的使用范围，2、变量的赋值是立即实现，不存在延时；3、在进程中

（唉呀，这样的记录，好无聊啊，以后多记录点代码吧）**1.VHDL中有哪三种数据对象，详细说明它们的功能特点以及使用方法，举例说明数据对象与数据类型的关系*****1、常数*** 常数的定义就是为了使程序更容易阅读和修改。在程序中，常数是一个恒定不变的值，一旦进行数据类型和赋值定义后，在程序中就不能再改变，因而具有全局性意义。一般表述如下：```CONSTANT 常数名:数据类型 := 表达式;例如:

题目：设计一个具有同步置1，异步清零的D触发器。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 IS PORT(CLK, D, CLR, SET : IN STD_LOGIC; Q : OUT STD_LOGIC);END DFF1;ARCHITECTURE BHV OF DFF1 ISBEGIN