【RF Transceiver】ADRV9040 THEORY OF OPERATION

工作原理

概述 GENERAL

该 ADRV9040 是一款高度集成的射频收发器，能够针对各种应用进行配置。该器件集成了在单个器件中提供所有发射器、流量接收机和观测接收机功能所需的所有射频、混合信号和数字模块。可编程性使该器件能够适应 TDD 模式下的许多 3G/4G/5G 蜂窝标准。
一个观测接收机通道监控发射机输出，并提供直流偏移、正交误差和发射机LO泄漏的跟踪校正，以在不同的温度和输入信号条件下保持高性能水平。设备随附的固件无需用户交互即可实现所有初始化和校准。此外，该器件还包括测试模式，允许系统设计人员在原型设计期间调试设计并优化无线电配置。
该ADRV9040包含用于发射链的 8 个高速串行接口 （SERDES） 链路，以及接收机和观测接收机链共享的 8 个高速链路。

发射机 TRANSMITTER

ADRV9040发射器部分由四个相同且独立控制的通道组成，这些通道提供实现直接变频系统所需的所有数字处理、混合信号和射频模块，同时共享一个通用频率合成器。
来自SERDES通道的数字数据通过一个数字处理模块，该模块包括一系列可编程半带滤波器、插值级和FIR滤波器，包括一个具有可变插值速率和多达24个抽头的可编程FIR滤波器。
该数字链的输出连接到数模转换器（DAC）。DAC采样速率可在2949.12 MHz或3932.16 MHz范围内调节。每个发射机信号链中的同相 （I） 和正交 （Q） 通道相同。
转换为基带模拟信号后，对I和Q信号进行滤波以消除采样伪影，并馈送到上变频混频器。每个发射链都提供宽广的衰减调整范围和细粒度，以帮助设计人员优化信噪比 （SNR）。

接收机 RECEIVER

ADRV9040提供四个独立的接收器通道。每个通道都包含接收射频信号并将这些信号转换为基带处理器可用的数字数据所需的所有模块。每个通道都包含一个可编程衰减器级，然后是匹配的 I 和 Q 混频器，将接收信号下变频至基带进行数字化。
提供两种增益控制选项，如下所示：
► 用户可以使用其基带处理器实现自己的增益控制算法，以管理手动增益控制模式。
► 用户可以使用片上AGC系统。

通过将每个增益控制设置映射到接收信号路径中每个可调增益模块的特定衰减电平来优化性能。此外，每个通道都包含独立的接收信号功率测量功能、直流失调跟踪以及自校准所需的所有电路。
接收器包括模数转换器 （ADC） 和可调采样率，可从接收到的信号生成数据流。信号可以通过一系列抽取滤波器和具有附加抽取设置的可编程FIR滤波器进一步调理。每个数字滤波器模块的采样率可通过更改抽取因数进行调节，以产生所需的输出数据速率。所有接收器输出都连接到SERDES模块，在SERDES模块中，数据经过格式化和串行化，以便传输到基带处理器。

观察接收机 OBSERVATION RECEIVER

ADRV9040提供一个独立的观测接收机。与接收机通道不同，观测接收机通道路径实现直接射频采样。RF ADC无需LO，从而消除了LO耦合中常见的杂散。该通道还包含一个可编程衰减器级，在模拟域中提供16 dB衰减，步长约为1 dB。

参考时钟输入 REFERENCE CLOCK INPUT

ADRV9040需要一个连接到DEVCLK±引脚的差分时钟。时钟输入的频率必须在61.44 MHz至491.52 MHz之间，并且必须具有低相位噪声，因为该信号会产生RF LO和内部采样时钟。

合成 SYNTHESIZERS

该ADRV9040包含四个小数 N 分频锁相环 （PLL），用于为信号路径和所有内部时钟源生成 RF LO。这组 PLL 包括两个用于发送和接收 LO 生成的 RF PLL、一个 SERDES PLL 和一个时钟 PLL。每个PLL都是独立控制的，因此无需外部元件来设置频率。

RF频率合成器 RF Synthesizers

两个RF频率合成器使用小数N分频PLL为多个接收器和发射器通道生成RF LO。小数N分频PLL集成了四核内部压控振荡器（VCO）和环路滤波器，无需外部元件即可产生低相位噪声信号。多个器件上的LO可以进行相位同步，以支持有源天线系统和波束成形应用。

SERDES合成器

SERDES频率合成器使用单核VCO小数N分频PLL为SERDES物理层（PHY）生成所需的时钟，以实现所需的通道速率。

时钟合成器

该ADRV9040包含一个单核VCO小数N分频PLL频率合成器，可生成所有与基带相关的时钟信号和SERDES时钟。该小数N分频PLL根据系统的数据速率和采样速率要求进行编程，这通常要求系统在整数模式下运行。

SPI接口

ADRV9040使用SPI与基带处理器通信。该接口可以配置为具有专用接收和发送端口的 4 线接口，也可以配置为具有双向数据通信端口的 3 线接口。该总线允许基带处理器使用简单的地址数据串行总线协议设置所有器件控制参数。
写入命令遵循 24 位格式。第一位设置总线传输的总线方向。接下来的 15 位设置写入数据的地址。最后八位是传输到特定寄存器地址的数据。读取命令遵循类似的格式，不同之处在于前 16 位在 SPI_DIO 引脚上传输，最后 8 位从ADRV9040读取，在 4 线模式下在 SPI_DO 引脚上或在 3 线模式下在SPI_DIO引脚上。

GPIO_X PINS

该ADRV9040提供 24 个以 VIF 为基准的通用输入/输出信号 （GPIO），可针对多种功能进行配置。当配置为输出时，某些引脚可以向基带处理器提供实时信号信息，从而允许基带处理器确定接收器性能。指针寄存器选择输出到这些引脚的信息。用于手动增益模式、校准标志、状态机状态和各种接收器参数的信号都在 GPIO 引脚上可以监控的输出中。此外，某些GPIO引脚可以配置为输入并用于各种功能，例如实时设置接收器增益。

GPIO_ANA_X

该ADRV9040包含 16 个模拟 GPIO 端口，可用于控制其他模拟设备或接收参考VDDA_1P8电源的控制输入。

JTAG边界扫描

该ADRV9040支持JTAG边界扫描。有五个双功能引脚与JTAG接口相关联。表12中列出的这些引脚用于访问片上测试访问端口。要使能JTAG功能，请根据表13设置通过GPIO_2引脚的GPIO_0引脚。将TEST_EN引脚拉高以启用JTAG模式。

DTX

ADRV9040支持 DTx 模式，不连续传输 （DTx） 是一种省电功能。它的工作原理是监控数据中连续零点的输入数据，并沿着检测到预定义数量的零点的 Tx 路径斜坡下降。ADRV9040 中的 DTx 模式使用 TX slice 处理器关闭来自 TX 数据路径的时钟，并斜坡下降 TX VGA 块以节省功耗，同时暂停 TX 跟踪校准，例如 TX QEC 和 TX LOL。此DTX功能在ADRV9040上支持三种模式，分别是自动模式、SPI控制模式和PIN控制模式。

数字预失真 （DPD）DIGITAL PREDISTORTION

该ADRV9040提供了一个完全集成的DPD系统，通过改变数字波形来补偿功率放大器响应中的非线性，从而使发射器功率放大器的输出线性化。DPD执行器和系数计算都集成在设备中。该系统使用观察接收器通道来监控功率放大器的输出，并计算必须插入发射机数据路径以线性化输出的适当预失真。集成的 DPD 功能使系统能够将功率放大器驱动到接近饱和，从而在保持线性度的同时实现更高效率的功率放大器。DPD可以线性化输出功率范围为25 mW至80 W的各种功率放大器。DPD引擎具有高度可配置性，可以在一系列时钟速率上运行，这使得DPD系统可以扩展，因此该系统可以在发射机带宽内支持不同的载波配置。

波峰因数降低 （CFR）CREST FACTOR REDUCTION

该ADRV9040包括低功耗CFR功能，使功率放大器能够更高效地运行。当使用非恒定包络调制方案时，信号可以具有很高的PAR。CFR 算法降低了 PAR，使功率放大器能够更高效地工作，同时最大限度地减少对信号质量参数（如 EVM 和带外发射电平）的影响。系统设计人员可以配置 CFR 算法，以确保这些性能参数在系统规格限制范围内。

载波数字上变频 （CDUC）CARRIER DIGITAL UP CONVERSION 和载波数字下变频 （CDDC）CARRIER DIGITAL DOWN CONVERSION

该ADRV9040集成了CDUC和CDDC，用于滤波和放置单个组件载流子，并将其置于目标频带内。CDDC功能具有八条并行路径，在通过串行数据接口发送之前，对每个载波进行单独处理。

电源顺序

ADRV9040需要特定的上电顺序，以避免不必要的上电电流。在最佳顺序中，VDIG_0P8供应必须首先出现。启用VDIG_0P8源后，接下来必须启用VANA_1P0电源，然后启用VANA_1P8电源。请注意，可以随时启用VIF_1P8电源，而不会影响器件中的其他电路。除了此序列外，还建议在电源稳定后在初始化器件之前切换 RESETB 信号。

关断顺序建议与上电类似。在禁用 VDIG_0P8 之前，必须以相反的顺序（或全部）禁用所有电源。如果无法实现这样的顺序，则所有电源必须同时禁用其电源，以确保不会向已断电的电路回馈。