搞IC的那些年
数字IC领域非知名作者
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【verilog】 输入序列连续的序列检测
请编写一个序列检测模块,检测输入信号a是否满足01110001序列,当信号满足该序列,给出指示信号match。模块的接口信号图如下:使用状态机进行序列检测,需要注意的是,当某个状态向下跳转失败时,该过程是否与开始某段序列相符,就要判断是否要回到IDLE,还是要回到其他别的状态。波形......原创 2022-06-11 21:43:54 · 787 阅读 · 0 评论 -
【AXI4 verilog】手把手带你撸AXI代码(四、AXI4接口的RAM设计)
说明:1、本代码为原创设计,仅供学习使用。2、从这篇开始,这个专栏将正式进入到RTL设计阶段。3、这篇文章过后还会有 AXI-lite,Xilinx AXI主机等代码的分析,供大家学习参考。原创 2022-09-17 20:11:09 · 5582 阅读 · 7 评论 -
【AXI4 verilog】手把手带你撸AXI代码(二、AXI仿真激励编写)
本文编写了一种适用于AXI4 从机的仿真tb,主要支持的功能如下:1:支持对AXI基本数据通路的激励。2:对于用户来说,只需要调用task 即可发出outstanding指令,指定size,len,addr等信息。对于写来说,环境会自动发送足够长度的随机数据,并伴随正确的wvalid。3:在指令和数据发送时,环境支持被从机反压。此时环境的valid和指令(或数据)都会按协议保持当前状态。直到从机ready为止。......原创 2022-08-31 23:27:26 · 3342 阅读 · 5 评论 -
【AXI4 verilog】手把手带你撸AXI代码(三、同步fifo设计)
为了支持AXI的outstanding特性,在设计从机时,需要使用fifo来缓存各通道的指令和数据。次FIFO特性如下:同步fifo,宽度32,深度31,带有空满指示信号,空时禁止读取。满时禁止写入。否则会造成内部指针错误。预读取:读数据时钟裸漏,当读使能有效时。当前数据消失,下一笔数据裸露,如此直到数据取走为止。...............原创 2022-08-30 22:51:34 · 1906 阅读 · 5 评论 -
【AXI4 verilog】手把手带你撸AXI代码 (番外、AXI地址卷回wrap计算方法)
地址上界与地址下界地址下界 = 取整(起始地址/(数据宽度B*突发长度)) * (数据宽度B*突发长度) 地址上界 = 地址下界 + (数据宽度B*突发长度)注:wrap突发不能接触地址上界,遇到地址上界,就要返回到地址下界例如一次4B的4次wrap突发,起始地址为0x3C下 = 3x16 = ............原创 2022-05-14 23:45:44 · 3210 阅读 · 0 评论 -
【AXI4 verilog】手把手带你撸AXI代码 (一、AXI4协议解析)
这篇文章,将从使用的角度带您通俗的理解AXI4协议。原创 2022-08-18 09:52:33 · 4579 阅读 · 13 评论