等精度测频法以及Verilog实现

原理

常用的频率测量方法有直接测频法，测周期法和等精度测频法。

直接测频法是由时基信号产生闸门，对被测信号进行计数，此法只适合测高频信号。测周期法是由被测信号产生闸门，对时基脉冲进行计数，此法只适合测低频信号（周期长）。等精度测频，设置一个与被测信号同步的闸门，同时对被测信号和时基脉冲进行计数。两个计数值之比即等于其频率比。此法可消除被测计数器的正负一个脉冲的误差，使其误差与被测频率无关，达到等精度测频。

 

 

等精度测频的示意图如下。sys_clk是系统时钟，也就是时基信号，sequence是被测信号，gate是闸门信号，使它与被测信号同步，得到gatebuf信号。在gatebuf信号为高（红线区域）时，对系统时钟和被测信号计数。假设系统时钟50MHz，计数结果是有10000个系统时钟周期，5个被测信号周期，则被测信号频率f0=50M*5/10000=25KHz。

 

 

 

实现

meas_freq.v

 

module meas_freq(
	input			clk_100M,	//100MHz系统时钟
	input			square,		
	output	wire	[27:0]	CNTCLK,		//闸门内系统时钟周期计数
	output	wire	[27:0]	CNTSQU		//闸门内待测方波时钟周期计数
);
parameter   GATE_TIME = 28'd999_999;//实际闸门计数是99_999_999，仿真时设为10ms

reg		square_r0 = 1'b0;
reg		square_r1 = 1'b0;
reg		square_r2 = 1'b0;
reg		square_r3 = 1'b0;

reg [27:0]	cnt1 = 28'd0;   //产生 1s 的闸门信号的计数器
reg		gate = 1'b0;	//闸门信号
reg		gatebuf = 1'b0; //与方波同步之后的闸门信号
reg		gatebuf1 = 1'b0;//同步闸门信号延时一拍

reg	[27:0]	cnt2 = 28'd0;
reg	[27:0]	cnt2_r = 28'd0;
reg	[27:0]	cnt3 = 28'd0;
reg	[27:0]	cnt3_r = 28'd0;

wire		square_pose,square_nege;
wire		gate_start,gate_end;

//使方波和100MHz时钟同步并捕捉待测方波的边沿
always @ (posedge clk_100M)
begin
	square_r0 <= square;
	square_r1 <= square_r0;//将外部输入的方波打两拍
	square_r2 <= square_r1;
	square_r3 <= square_r2;
end

assign square_pose = square_r2 & ~square_r3;
assign square_nege = ~square_r2 & square_r3;	

always @ (posedge clk_100M)
begin
	if(cnt1 == GATE_TIME)begin
		cnt1 <= 28'd0;
		gate <= ~gate;//产生 1s 的闸门信号
		end
	else begin
		cnt1 <= cnt1 + 1'b1; 
		end
end

always @ (posedge clk_100M )
begin
	if(square_pose == 1'b1)begin 
		gatebuf <= gate;//使闸门信号与待测方波同步，保证一个闸门包含整数个方波周期
		end
	
	gatebuf1 <= gatebuf;//将同步之后的闸门信号打一拍，用于捕捉闸门信号的边沿
end

assign	gate_start = gatebuf & ~gatebuf1;//表示闸门开始时刻
assign	gate_end = ~gatebuf & gatebuf1;//闸门结束时刻

//计数系统时钟周期
always @ (posedge clk_100M)
begin
	if(gate_start == 1'b1)begin
		cnt2 <= 28'd1;
		end
	else if(gate_end == 1'b1)begin
		cnt2_r <= cnt2;//将所得结果保存在cnt2_r中，并将计数器清零
		cnt2 <= 28'd0;
		end
	else if(gatebuf1 == 1'b1)begin//在闸门内计数系统时钟周期
		cnt2 <= cnt2 + 1'b1;end
end

//计数待测方波周期数
always @ (posedge clk_100M )
begin
	if(gate_start == 1'b1)begin 
		cnt3 <= 28'd0;
		end
	else if(gate_end == 1'b1)begin 
		cnt3_r <= cnt3;//将所得结果保存在cnt3_r中，并将计数器清零
		cnt3 <= 28'd0;
		end
	else if(gatebuf1 == 1'b1 && square_nege == 1'b1)begin//在闸门内计数待测方波周期数(数闸门内方波的下降沿）
		cnt3 <= cnt3 + 1'b1;
		end
end

assign CNTCLK = cnt2_r;
assign CNTSQU = cnt3_r;

endmodule

 

tb.v

 

 

`timescale 1ns / 1ns
module tb();
reg     sclk;
reg     square;
wire    CNTCLK;
wire    CNTSQU;

initial begin
    sclk = 0;
    square = 0;
end

always #5 sclk <= ~sclk;//100MHz
always #500000 square <= ~square;

meas_freq meas_freq_inst(
    .clk_100M   (sclk),
    .square     (square),		
    .CNTCLK     (CNTCLK),
    .CNTSQU     (CNTSQU)
);

endmodule

 

 

 

 

几点说明：

1，系统时钟是100MHz，系统时钟频率越高，误差就越小，可以根据所需误差精度而确定时钟频率，可以测得的信号频率也越高，100MHz的时钟大约可以测得10MHz信号频率。

2，闸门的实际时长是1s，仿真时设为10ms，测试文件里面所给信号周期是1ms。实际情况下产生闸门的方式是一个周期为2s的方波，高电平期间即为闸门开启，但是这种方式实时性不高，新数据到来需要2s的时间，可以改进产生闸门的方式，使新数据到来的时间在1s左右。

3，关于计数器的位宽是28位，是按闸门里面只有一个信号周期，时钟周期的个数所需位宽计算的。此时是假设闸门还是1s时长，实际上1s的闸门与所测信号同步后，时长就不是1s了，从上面的示意图也可以看出来。

4，截图分别是整个闸门，闸门开始时刻，闸门结束时刻的仿真截图。计数结果分别是10和1000000，计算得一个信号周期为1000000/10*10=1000000ns(除以10是得到一个信号周期有多少个时钟周期，一个时钟周期是10ns)，与testbench里面设置的一致。