Quartus Prime18.0+Modelsim:3-8译码器

小年痴槑

已于 2023-04-18 21:31:21 修改

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文章标签： fpga开发

于 2023-03-30 16:16:47 首次发布

本文链接：https://blog.csdn.net/hr_kunyiqingnian/article/details/129859233

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文章对比了在Verilog中使用always块和case语句实现3-8译码器时，RTLViewer显示结果的不同。同时，提供了测试代码用于随机输入测试，并详细解释了实例化过程。此外，还提及了Modulsim工具的使用技巧，如数据删除、波形添加和进制转换等。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

一、代码

RTL Viewer：
在这里插入图片描述

always和case两种方法得到的RTL Viewer的结果不同，如下：
图1 always结果

图2 case结果
前者是always方法，后者是case方法。
代码如下：

module decoder
(
input wire in_1,
input wire in_2,
input wire in_3,

output reg [7:0] out
);
//output可以用wire，也可以用reg，如果用always语句就用reg，assign语句就用wire,位宽8bit
//进行赋值，if else存在优先级
always@(*)
if({
   in_1,in_2,in_3}==3'b000)
out=8'b0000_0001;
else if({
   in_1,in_2,in_3}==3'b001)
out=8'b0000_0010;
else if({
   in_1,in_2,in_3}==3'b010)
out=8'b0000_0100