RAM—IP核的调用

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前言

RAM是随机存取存储器（Random Access Memory）的简称，是一个易失性存储器；其工作时可以随时对任何一个指定的地址写入或读出数据。这是ROM所并不具备的功能。
ROM ip核使用时首先使用mif或hex进行初始化，将其模拟为非易失性存储器，只能对内部数据进行读取。

Altera推出的ip核分为单端口RAM和双端口RAM，双端口RAM ip核分为简单双端口RAM ip（一个端口只能读，另一个只能写）核和真正双端口RAM ip核（两个端口都能进行数据的读写）。

该图表示RAM读写的基本操作。

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一、单端口RAM IP核功能介绍

1.data是数据写入端口；
address被数据读操作和数据写操作共用，即读写操作不能同时进行；
2.wren写使能信号高电平有效；
3.byteena字节使能信号充当数据掩码的作用,10读高位AB，01读低位CD，11全读为ABCD;

4.addressstall地址时钟使能信号：锁定当前写入的信号；

5.时钟输入端口inclock，单端口RAM ip核有两种时钟模式，一种是单时钟，此时数据的输入输出只使用inclock这一个端口；另一个模式是双时钟，输入输出各有一个端口。
6.时钟使能信号clockena，为有效高电平时输入的时钟才有效；
7.读使能信号rden；
8.异步清零信号aclr；
9.读数据输出q。

二、双端口RAM IP核

简单双端口RAM IP核：

左侧是写端口，右侧是读端口。

真正双端口RAM IP核：

左边是a组端口，右边是b组端口。

无论是简单双端口RAM IP核，还是真正双端口RAM IP核，都使用RAM:2-PORT。

二、实验框图及波形图设计

顶层模块框图：

子功能模块划分——首先需要对未消抖的模块进行消抖处理（同rom），消抖后的模块作为输入信号需要传入ram_ctrl模块（控制ram ip核的数据写入以及数据的读取）：

ram_ctrl模块输出的信号需要传入ip核，这里使用一个框图表示ip核：

读出的数据需要传入数码管动态显示模块进行数据的显示（同rom）。
系统框图：
1.复位信号低电平有效，复位清零信号高电平有效，故对复位信号取反传入（加反相器）。
2.8位宽传20位宽要补12个零。

波形图：
数据写入部分：

数据读取部分：

当读数据时按下写数据：

当读数据时按下读数据：重新计数。

三、代码

rtl代码：

module ram_ctrl
(
    input   wire sys_clk,  
    input   wire sys_rst_n,
    input   wire wr_flag, 
    input   wire rd_flag,
    
    output  reg wr_en,//always
    output  reg [7:0] addr,//always
    output  wire [7:0] wr_data,//assign
    output  reg rd_en//always
);

//定义计数器最大值参数
parameter CNT_MAX=24'd9_999_999;

//声明变量
reg [23:0] cnt_200ms;

//0.2s循环计数，计数器变量赋值
always@(posedge sys_clk or  negedge sys_rst_n)
//清零,参考2 3 4波形图
    if(sys_rst_n == 1'b0)
        cnt_200ms    <=  24'd0;
    else    if((cnt_200ms == CNT_MAX) || (wr_flag == 1'b1) || (rd_flag == 1'b1))
        cnt_200ms   <=  24'd0;
//计数,参考2 3 4波形图
    else    if(rd_en == 1'b1)
        cnt_200ms   <=  cnt_200ms + 1'b1;
        
//wr_en:产生写RAM使能信号
always@(posedge sys_clk or  negedge sys_rst_n)
    if(sys_rst_n == 1'b0)
        wr_en   <=  1'b0;
    else    if(addr == 8'd255)
        wr_en  <=  1'b0;
    else    if(wr_flag == 1'b1)
        wr_en  <=  1'b1;

always@(posedge sys_clk or  negedge sys_rst_n)
    if(sys_rst_n == 1'b0)
        addr    <=  8'd0;
    else    if((addr == 8'd255 && cnt_200ms == CNT_MAX) || 
                (addr == 8'd255 && wr_en == 1'b1) || 
                (wr_flag == 1'b1) || (rd_flag == 1'b1))//波形图3 4
        addr    <=  8'd0;
    else    if((wr_en == 1'b1) || (rd_en == 1'b1 && cnt_200ms == CNT_MAX))//图4 3
        addr    <=  addr + 1'b1;

assign wr_data = (wr_en == 1'b1) ? addr : 8'd0;//写使能高电平，写数据和地址一致，否则写数据为0

//rd_en:产生读RAM使能信号
always@(posedge sys_clk or  negedge sys_rst_n)
    if(sys_rst_n == 1'b0)
        rd_en   <=  1'b0;
    else if(wr_flag == 1'b1)//图3
        rd_en   <=  1'b0;
    else if(rd_flag == 1'b1 && wr_en == 1'b0)//图3
        rd_en   <=  1'b1;
    else
        rd_en   <=  rd_en;

endmodule

测试代码：

`timescale 1ns/1ns
module tb_ram_ctrl();

reg sys_clk;
reg sys_rst_n;
reg wr_flag;
reg rd_flag;

wire wr_en;
wire [7:0] addr;
wire [7:0] wr_data;
wire rd_en;
wire [7:0] data_out;

initial
    begin
        sys_clk=1'b1;
        sys_rst_n<=1'b0;
        wr_flag<=1'b0;
        rd_flag<=1'b0;
        #20
        sys_rst_n<=1'b1;
        #1000
//rd_flag
        rd_flag<=1'b1;
        #20
        rd_flag<=1'b0;
        #60000//>56320
//wr_flag
        wr_flag<=1'b1;
        #20
        wr_flag<=1'b0;
        #6000//每个T写入一个数据，256个T完成数据写入，256*20=5120
//rd_flag
        rd_flag<=1'b1;
        #20
        rd_flag<=1'b0;
        #60000
//rd_flag
        rd_flag<=1'b1;
        #20
        rd_flag<=1'b0;      
    end

always #10 sys_clk=~sys_clk;

defparam ram_ctrl_inst.CNT_MAX=10;
//一个数据显示11个时钟周期，256个数据显示2816个，等待时间56320ns

ram_ctrl ram_ctrl_inst
(
.sys_clk  (sys_clk),  
.sys_rst_n(sys_rst_n),//0有效
.wr_flag  (wr_flag), 
.rd_flag  (rd_flag),

.wr_en    (wr_en),
.addr     (addr),
.wr_data  (wr_data),//0到255，而ram是255到0
.rd_en    (rd_en)
);

ram_8x256_one	ram_8x256_one_inst
(
	.aclr (~sys_rst_n),//异步清零信号1有效
	.address (addr),
	.clock (sys_clk),
	.data (wr_data),
	.rden (rd_en),
	.wren (wr_en),
	.q (data_out)
);

endmodule

四、问题解决

Modelsim报错信息为Module ‘ram_8x256_one’ is not defined.
这一部分是ram ip核实例化部分，当前实验工程中ram_ctrl为顶层模块，但该模块中没有调用ip核。
解决方式：1.编写一个新的顶层模块，在其中实例化ram_ctrl模块和ram ip核，再将其置为顶层，进行仿真验证；
2.修改仿真设置：将放置在quartus文件夹中的ip_core文件夹中的ram_8x256_one文件夹中的ram_8x256_one.v文件如图添加即可。