光电共封装（CPO）技术解析：台积电如何推动下一代数据中心革命

硅民Momo

已于 2025-03-04 13:41:46 修改

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文章标签：硬件架构硬件工程

于 2025-03-04 11:59:17 首次发布

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台积电在CPO领域的核心竞争力源于其在硅光子技术与先进封装两大领域的深度融合，核心技术架构可分为以下层次：

光引擎集成：
- 采用 微环形光调节器（MRM） 作为核心光调制器件，在3nm制程下实现光信号与电信号的高效转换。MRM通过环形谐振腔结构实现波长选择性调制，相比传统MZM方案，尺寸缩小至微米级，功耗降低40%。
- 外置连续波（CW）激光器与硅光芯片集成，通过混合键合技术实现低损耗耦合，激光器与调制器的间距控制在50μm以内，避免传统光纤跳接带来的信号衰减。
电-光协同设计：
- 异构堆叠架构：将计算芯片（如ASIC/GPU）、HBM存储芯片与硅光引擎通过 CoWoS（Chip-on-Wafer-on-Substrate） 封装集成。例如，在Rubin架构服务器中，光引擎被直接堆叠于XPU芯片上方，通过TSV（硅通孔）实现垂直互连。
- XSR SerDes接口优化：采用超短距（<5mm）SerDes协议替代传统112G PAM4接口，将电信号传输速率提升至224Gbps，同时降低功耗至0.5pJ/bit。
材料与工艺突破：
- SoIC-X芯片堆叠技术：通过直接铜-铜键合实现电子裸片与光子裸片的3D堆叠，电阻降低至传统封装方案的1/10，热阻下降30%。
- 低损耗波导工艺：采用氮化硅（SiN）与锗硅（Ge-Si）混合波导结构，实现1550nm波段传输损耗<0.1dB/cm，优于行业平均水平。

台积电将CPO视为先进封装的延伸，而非独立技术模块。其核心路径包括：

CoWoS-CPO整合方案：
- 在现有CoWoS中介层上集成硅光引擎，通过RDL（重布线层）实现光信号与电信号的混合布线。例如，2025年推出的1.6T模块将包含12个独立光通道，每个通道支持133Gbps速率。
- 引入 紧凑型通用光子引擎（COUPE） ：采用SoIC-X堆叠技术，将电子裸片（如DSP、TIA）直接集成在光子裸片上方，实现单片式光电协同封装。
产能扩张与良率提升：
- 台积电计划将CoWoS封装产能从2024年的3.5万片/月提升至2026年的9万片/月，其中30%产能将分配给CPO相关产品。
- 针对早期MRM良率偏低（初期<60%）的问题，台积电通过原位光学检测技术优化光刻对准精度，目标在2025年将良率提升至85%以上。
热管理突破：
- 在3D堆叠架构中引入微流体冷却通道，通过嵌入式微泵实现液体循环散热，热密度处理能力达到1kW/cm²，较传统风冷方案提升5倍。

台积电的CPO技术落地依赖于跨领域协作：

关键合作伙伴：
- 博通：共同开发MRM调制器与CPO交换机架构（如Quantum 3400X800IB），已实现51.2Tbps交换机的样品交付。
- 英伟达：计划在2025年GB300芯片中集成CPO光引擎，通过NVLink-over-Optics协议实现GPU集群间800Gbps互连。
- 讯芯-KY：承接台积电CPO模组的外包封装，提供光纤阵列（FAU）与OE（光引擎）封装服务。
设备与材料供应链：
- ficonTEC：提供全自动高精度耦合设备，解决硅光芯片与光纤阵列的亚微米级对准难题。
- Lumentum：供应高功率CW激光器，通过晶圆级键合技术与台积电硅光芯片集成。
标准化进程：
- 台积电牵头制定CPO 2.0接口规范，定义光引擎与XPU间的电气/光学接口标准，兼容OIF（光互联论坛）的CEI-112G-XSR协议。

尽管技术突破显著，台积电CPO仍面临多重挑战：

可靠性验证：
- 根据Telcordia GR-468测试，在高温高湿（85°C/85% RH）环境下，聚合物波导的插入损耗可能增加0.75dB，需通过材料改性（如引入氟化硅胶）提升稳定性。
成本控制：
- 初期CPO模块成本约为可插拔光模块的3倍，台积电计划通过8英寸硅光晶圆量产（2026年启动）将成本降低至1.5倍以内。
技术路线图：
- 2025年：完成1.6T COUPE模块验证，向英伟达、博通交付首批样品。
- 2026年：量产整合CoWoS封装的CPO模块，应用于Rubin架构服务器。
- 2027年：推出CPO/XPU异构集成方案，支持3.2T光互连。