Intel Altera PCIE IP介绍

本文主要是介绍下关于altera器件上的PCIE IP。
目前最高端的agilex系列fpga已经能支持到PCIE5.0 即32Gbpsx16.在quartusii里可以通过两种方式来生成PCIE ，一种是利用Hard IP For PCI Express ，这种方式生成的IP是一个完整的PCIE架构包括事务层，数据链路层，MAC以及底层物理层。 一种是利用Tranceiver Native PHY。

下表列出了两者的区别如果用Native PHY的话需要自己添加MAC，数据链路以及事务层 。而使用Hard IP 则是完整解决方案，既有MAC，数据链路，事务层，同时也包含了PHY物理层，即包括了NATIVE PHY，不需要再额外列化Native PHY IP.

2、Hard IP for PCI Express 顶层模块的信号介绍

下图是一张完整的Hard IP的顶层接口

（1）Avalon -ST
这个是Hard IP的输入输出数据流跟上层用户逻辑间的接口。
（2）物理层信号接口
差分串行高速接口是root跟endpoint间的物理链路连接信号

（3）PIPE Interface
该接口只能用于仿真，在实际板上调试时是不能用的。你在仿真的时候可以使用PIPE 接口或者serial serdes接口。使用PIPE接口的话是bypass了serdes模块的，所以，仿真速度更快。
（4）其他的管理控制接口

注意：A10上不是每个Hard IP都支持CVP功能，只有是bottom left支持CVP（在pin planner里对应的就是bottom right）