PYNQ-Z2初识

基本框架：
Zynq是基于双核ARM Cortex-A9处理器(称为处理系统或PS-Processing System)的SOC，集成了FPGA结构(称为可编程逻辑或PL-)。PS子系统包括许多专用的外设(内存控制器、USB、Uart、IIC、SPI等)，并且可以在PL覆盖中通过附加的硬件IP进行扩展。

而对于现在手上的这块PYNQ-Z2而言，系统包括ARM Cortex-A9 PS和三个标准GPIO IP，用于连接板载LED，按钮和开关。

1.PYNQ提供了Python接口，允许通过运行在PS中的Python来控制PL中的overlays。
2.PYNQ overlays由硬件设计人员创建，并用PYNQ Python API进行封装。
3.软件开发人员可以使用Python接口来编程和控制专门的硬件overlya，而不需要自己设计overlay。
4.这类似于由专业开发人员创建的软件库，然后由许多在应用程序级别工作的其他软件开发人员使用。

PYNQ-Z2 Overlay资料
PYNQ手册

Overlay Design设计：

overlay主要包含两部分：
1.PL设计（bitstream文件）
2.Project Block Diagram设计—Tcl文件

1.PL设计：
可以使用xilinx的Vivado软件创建Zynq的设计，生成可用于对Zynq PL编程的bitstream或二进制文件。

硬件设计人员应考虑在PYNQ overlay中使用的IP的可编程性。
一旦创建了IP，PL设计将按照与其他Zynq的设计相同的方式对其进行操作。在一个overlay内，IP由PYNQ控制并映射到内存中，从而连接GPIO。

IP也可以作为到PL的主连接。
2.Overlay Tcl file：
Vivado IP Integrator Block designe 中的Tcl被PYNQ用于自动识别Zynq系统配置、IP(包括版本、中断、重置和其他控制信号)。

基于此，系统的一些配置可以被PYNQ自动调整，自动设置驱动，启用禁用特性，相应的新行会被连接到相关的python方法上。
Tcl文件必须与bitstream文件一起生成并作为overlay的一部分提供。
通过在overlay设计过程的最后导出IP Integrator block diagram，可以在Vivado中生成Tcl文件。

PYNQ PL class可以自动解析Tcl。
可以通过File > Export > Block Design
或Tcl控制台输入：write_bd_tcl导出tcl
在实例中可以这样调用overlay

from pynq import Overlay
ol = Overlay("base.bit") # Tcl is parsed here

zynq的PS端设置

PYNQ镜像会在引导主板启动的时候配置Zynq的PS端，包括DRAM的设置、Zynq PS外设的使能，包括PYNQ使用的SD卡、以太网、USB和UART。

除此之外，还有系统时钟的设置，包括在PL中使用的时钟。PL时钟可以在运行时编程以匹配覆盖的要求。这是由PYNQ overlay类自动管理的。

在下载新overlay的过程中，时钟配置将从overlay的Tcl文件解析。新的overlay的时钟设置将下载完成前被自动应用。
已有的overlay
现有的overlay可以作为基础来创建新的overlay，这些overlay在

<PYNQ repository>/boards/<board>/base

其bitstream和tcl在

<PYNQ repository>/boards/<board>/base

PYNQ-Z2相关资料下载：
PYNQ-Z2用户手册
PYNQ-Z2电路图
pynq-z2板卡文件
PYNQ-Z2约束文件