SDR实战（四）-AD9361使用手册（一）

初始化和校准

AD9361在上电后，为了保证最低功耗，后进入休眠状态。

初始校准是在每次启动AD9361设备或使用RESETB引脚硬重置设备时必须运行的校准。有些校准只需要在初始化期间运行一次，并且在运行期间不需要再次运行。其他校准取决于载波频率、温度或者其他参数，并且需要在启动时运行，并在某些事件发生时（例如更改载波频率超过100MHz）运行。只要向AD9361设备供电，校准结果就会被存储，包括在SLEEP状态下。

校准控制中的六个校准是校准序列状态机的一部分。在校准完成后，用于初始化校准的位将自我清除。如果在单个寄存器写入中启用了多个校准，校准将按照AD9361中的一个状态机控制的设定顺序进行。表2显示了校准的顺序。当校准序列状态持有0x1的值时，校准已完成。一些校准取决于之前运行的校准结果。接收基带滤波器和发送基带滤波器的校准不是校准序列状态机的一部分，并且应该只在所有其他校准不运行时才运行。

参考时钟要求

概述

AD9361 使用分数-N锁相环（PLL）来生成发射器和接收器的本振（LO）频率，以及用于数据转换器、数字滤波器和I/O端口的振荡器（基带PLL）。这些PLL都需要一个参考时钟输入，这个输入可以由外部振荡器或外部晶体振荡器（XO）以及一个数字可编程的片上可变电容器提供。电容器对生成的参考时钟频率进行微调。这种XO和微调电容器的组合通常被称为DCXO。

无线基站等应用要求参考时钟锁定到系统主时钟。在这些情况下，使用外部振荡器，如VCTCXO，并结合使用同步PLL，如AD9548。然而，无线用户设备（UE）通常不需要锁定到主时钟，但它们确实需要定期调整LO频率以维持与基站的连接。基站（BTS）偶尔会通知UE相对于BTS的频率误差。通过调整微调电容器，基带处理器可以调整参考时钟频率，从而根据需要调整LO频率。

射频PLL和基带PLL应保持最小的频率漂移随温度变化。然而，典型的XO具有频率与温度的S曲线响应，这使得基带处理器在启动和运行期间更难以校正频率误差。

DCXO的设置与操作

要使用DCXO，将一个外部晶体（XO）连接到AD9361的XTALP和XTALN引脚之间。有效的晶体谐振频率范围从19 MHz到50 MHz。晶体必须是具有10 pF负载电容的AT切割的基本振荡模式。

通过调整AD9361内部的电容器，可以调整生成的DCXO频率，以补偿XO频率的容差和稳定性。这种调整是使用ad9361_set_dcxo_tune函数来实现的。DCXO的分辨率随粗调字变化，在最坏情况下（粗调字= 0）的分辨率为0.0125 ppm。通过使用粗调和细调字，DCXO可以在±60 ppm的范围内改变频率。

通过使用台架测试，应确定标称的DCXO微调字，并在初始化期间使用。这些标称字应该在BBPLL校准之前写入。初始化之后（在BBPLL和RFPLLs被编程、校准并锁定之后），可以在任何时候写入DCXO字。

图1显示了在所有可能的粗调和细调字变化下，DCXO频率的变化。本次测试中使用的XO名义频率为40 MHz。

参考时钟设置和操作

如果不使用DCXO，需要将一个外部参考时钟通过交流耦合连接到XTALN（M12引脚）。XTALP（M11引脚）不需要连接（保持浮空状态）。参考时钟的频率必须在5 MHz至320 MHz之间，并且可以通过BBPLL、接收器和发射器的参考分频器进行1倍、1/2倍、1/4倍和2倍的缩放。RFPLL相位检测器的有效频率范围是10 MHz至80 MHz，参考时钟的缩放频率必须在这个范围内。为了获得最佳的相位噪声性能，建议尽可能接近80 MHz操作缩放后的时钟。在ad9361_init函数中可以选择使用DCXO或外部参考时钟。

时钟信号的电平应为最大1.3伏峰峰值（可以使用较低的摆动幅度，但这将限制性能）。该信号可以是一个削波的正弦波或CMOS信号。最高可能的上升速率将带来最佳性能表现。

XTALN（M12引脚）具有大约10千欧姆的输入电阻，与10皮法拉德电容并联。

射频和基带锁相环合成器

概述

AD9361收发器包含两个相同的射频PLL合成器，用于生成所需的本振（LO）信号，并且它们可以独立编程。其中一个为接收（Rx）通道编程，另一个为发射（Tx）通道编程。收发器还包含一个基带PLL（BBPLL）合成器，用于生成所需的采样和内部操作时钟。PLL合成器均采用分数-N架构，集成了VCO（压控振荡器）和环路滤波器。它们不需要任何外部元件就能覆盖设备的全部频率范围。这种配置允许在任何通道上使用任何方便的参考频率进行操作，并且与任何采样率兼容。对于频分双工（FDD）操作，发射和接收的频率可以相同也可以不同，两个RFPLL合成器同时运行。对于时分双工（TDD）操作，RFPLL合成器根据接收和发射帧的需要交替开启。

RF PLL

射频PLL的基本频率范围是6 GHz至12 GHz。通过PLL频率分频，可以创建从47 MHz到6 GHz的本振（LO）频率。接收（Rx）PLL的配置和校准是使用ad9361_set_rx_lo_freq函数完成的，而发射（Tx）PLL的配置则是使用ad9361_set_tx_lo_freq函数进行。每个合成器都必须单独进行配置和校准。

配置RFPLL时，需要设置其基本频率和分频值，以生成所需的本振频率。分频值是通过PLL频率除以一个特定的数值来实现的，这个数值可以是整数或分数，由分数-N PLL架构的特性决定。

• 接收（Rx）PLL配置：使用ad9361_set_rx_lo_freq函数来配置接收通道的本振频率。这个函数允许用户设置Rx PLL的基本频率和分频值，以及其他相关的参数，如环路滤波器设置、VCO设置等。

• 发射（Tx）PLL配置：使用ad9361_set_tx_lo_freq函数来配置发射通道的本振频率。与接收PLL类似，这个函数允许用户设置Tx PLL的基本频率和分频值，以及其他相关的参数。

PLL 参考块

参考频率可以通过片上的DCXO产生，或者外部时钟源可以为此设备提供输入。一个多路复用器（MUX）选择所需的源。然后，参考信号被分割并应用于三个独立的调节块，也称为参考分频器。这些调节块提供四个选项，使得PLL参考频率FREF（应用于PLL相位检测器的环路参考）可以是缓冲、加倍、减半或除以4。独立的块使得射频PLL和基带PLL可以有不同的FREF。参考缩放器将由ad9361_init函数设置。为了获得最佳的射频PLL性能，Analog Devices推荐选择一个能够尽可能接近800 kHz缩放的参考时钟或晶体。

外部 LO

与内部合成器不同，内部合成器无论射频调整频率如何，始终在6 GHz至12 GHz的范围内工作，而使用外部本地振荡器（External LO）时，应用的频率是所需射频本地振荡器（RF LO）频率的2倍。外部LO信号的范围是140 MHz至8 GHz，覆盖了70 MHz至4 GHz的射频调整频率范围。要设置外部LO，可以使用ad9361_trx_ext_lo_control函数。

有两个独立的外部LO输入，一个用于接收（Rx），另一个用于发射（Tx）。在AD9361引脚处，外部LO信号的推荐功率水平是-3 dBm至+3 dBm，最大引脚功率不得超过+6 dBm。

请注意，外部LO输入的封装引脚是多功能的，当设备使用内部合成器时，它们可以承担不同的功能（例如Vtune测量）。

BB PLL

基带PLL（BBPLL）是一种分数-N合成器，用于合成AD9361芯片的数字时钟。BBPLL合成了接收（Rx）模数转换器（ADC）的整数倍时钟、发射（Tx）数模转换器（DAC）的时钟、所有模拟校准时钟以及数字部分使用的时钟。BBPLL的工作频率范围是715 MHz至1.430 GHz，这允许从任何参考频率生成几乎任何采样率。表10列出了常见的通信系统，显示了系统采样率和相应的BBPLL频率。BBPLL的输出驱动一个可编程的分频器链，以产生所需的采样率和总线通信速率。所需的BBPLL频率通常是通过决定如何完成信道滤波，然后选择适当的输出分频器来反推计算的，这样可以保证BBPLL在其工作范围内运行。