SDR实战（四）-AD9361使用手册（二）

最新推荐文章于 2024-06-25 10:15:27 发布

胡叨叨-FPGAer

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基带同步

多芯片同步

设备在基带PLL块中使用分数-N合成器来生成系统所需的采样率。该合成器从参考时钟输入的指定频率范围内的任何参考时钟生成ADC采样时钟、DAC采样时钟和基带数字时钟。对于需要两个以上输入或两个以上输出通道的MIMO系统，需要多个AD9361设备和一台公共参考振荡器。AD9361提供了接受外部参考时钟并通过简单的控制逻辑与其他设备同步操作的功能。每个AD9361都包含有自己的基带PLL，从参考时钟输入生成采样和数据时钟，因此需要额外的控制机制来同步多个设备。需要一个逻辑SYNC_IN脉冲输入来将每个设备的数据时钟与公共参考对齐。图59说明了同步两个AD9361设备所需的连接。振荡器输出通过ADA4851-4高速运算放大器作为时钟缓冲放大器缓冲到每个设备中。另一个选择是使用像AD9548这样的时钟缓冲IC，将缓冲后的时钟分配到每个设备，同时最小化设备之间的噪声耦合。图59后面的步骤解释了如何同步两个设备，但应该注意，可以使用此步骤并行连接更多设备。可以并行连接的设备总数仅受时钟和逻辑信号驱动能力的限。

请注意，此功能不包括射频同步。使用此设备无法同步射频本振器。基带PLL同步是使用此功能在多个芯片之间可能的唯一对齐。如果设置了MCS射频使能位，则在警戒状态下RF LO分频器将保持使能。这将允许多个设备之间的射频相位关系在整个操作过程中保持恒定。

同步步骤

将所有AD9361的时钟输入连接到公共缓冲参考时钟上，如图59所示，使用XTALN引脚以实现正确的同步。（图59使用ADA4851-4配置为时钟缓冲放大器。）此外，馈送到每个设备的参考时钟的迹线电气长度必须等效，以避免时钟偏斜，这可能导致同步功能失败。
上电后，通过向每个设备发送相同的频率命令，将每个BBPLL设置为相同的频率。
确定使用客户软件生成相同的内部采样时钟和DATA_CLK输出的标准寄存器设置，并将它们写入每个设备。
在每个设备中设置MCS BBPLL Enable位和MCS BB Enable位，然后设置MCS refclk Scale En位。这为BBPLL启用了多芯片同步（MCS），并引用了正确的内部时钟。
向每个设备的SYNC_IN引脚输入一个上升沿脉冲。这个信号的时间要求如图60所示，内部BBPLL REF_CLK是外部REF_CLK的缓冲版本的情况，如图61所示，内部BBPLL REF_CLK是外部REF_CLK的2倍的情况。如果为内部BBPLL REF_CLK选择了1/2×或1/4×选项，则不能使用MCS。请注意，SYNC_IN脉冲上升沿必须从REF_CLK输入到XTALN有一个延迟，以确保同步。这个动作将每个设备的BBPLL同步到相同的参考时钟。
BBPLL同步后，清除MCS BBPLL Enable位，并设置MCS Digital Clocks Enable位，同时保持MCS BB Enable位设置。这使得MCS能够同步数字时钟分频器。
在这次寄存器写入之后，同时向每个设备的SYNC_IN引脚输入另一个上升沿脉冲。这个动作将每个设备的数据时钟同步到相同的参考时钟。这个信号的时间要求与第一个SYNC_IN脉冲的相同。可以通过监视每个设备的DATA_CLK输出并注意它们在接收到第二个SYNC_IN脉冲之前和之后的相对相位来观察这个动作的结果。
同步完成后，清除MCS Digital CLK Enable位和MCS BB Enable位，以防止意外触发同步功能。

同步验证

可以通过使用示波器同时观察每个芯片的DATA_CLK信号来验证数据同步。在成功完成同步程序后，波形将会重叠。同样地，可以监视每个设备的CLK_OUT引脚（启用时）来确定ADC时钟是否已同步。图62展示了两个设备在第二个SYNC_IN脉冲发生前后的DATA_CLK信号。请注意，在这个示例中，SYNC_IN脉冲的持续时间比DATA_CLK信号要长得多。只要设置和保持时间满足图60和图61中列出的要求，这种组合就是可以接受的，因为SYNC_IN输入是通过REF_CLK参考边缘检测的。