【想看看了不起的底层芯片】-verilog设计

门级描述

门类型关键字：

and 与门

nand 与非门

or 或门

nor或非门

xor异或门

xnor 同或门

buf 缓冲器

not 非门

verilog一共提供了26种门类型......

门声明

<门类型>[<驱动能力><延时>]<门实例>[,门实例2,门实例3,.....]

and #10 a1(a,b,c); //输入和输出延时10个单位时间。

事件

envent 事件名;

具体事件代码块;

触发事件

#(触发时刻) ->(事件名)

UDP用户自定义原语

语法类似module，使用关键字primitive

primitive 元件名(输入输出端口名....)

端口I/O定义//只能有一个输出端，必须在声明第一行，端口变量都是1位

功能定义

table//真值表中只有01X不能有Z

//输入值1        输入值2        .....: 输出值

....                        ...                        ...        

endtable

endprimitive

mac上配置verilog开发设计环境

参考：