【无标题】--UVM sequence调试

最新推荐文章于 2024-10-13 22:25:31 发布

huxixi_2

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分类专栏：数字IC 文章标签：开发语言

本文链接：https://blog.csdn.net/huxixi_2/article/details/127751021

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本文介绍了如何在UVM中管理并行执行的sequence，包括在一个sequencer上启动不同sequence、使用lock和grab进行资源独占、在sequence中访问sequencer属性，以及利用virtual sequence解决时序问题。详细讲解了如何设置sequence执行优先级、通过lock和grab控制并发执行顺序，以及如何直接访问和控制sequencer的属性。

摘要由CSDN通过智能技术生成

1、一个sequencer上启动不同的sequence

需要并发手动起两个，不能使用default_sequence机制了：

class dut_sequence extends uvm_sequence #(dut_transaction);
   dut_transaction tr;

   `uvm_object_utils(dut_sequence);

   function new(string name = "dut_sequence");
      super.new(name);
   endfunction

   virtual task body();//每个sequence都有body的任务，启动sequence后自动执行该任务
      if(starting_phase != null) begin
         starting_phase.raise_objection(this);//sequence启动后起objection
         `uvm_info("dut_sequence", "raise", UVM_LOW)
      end
      repeat(3) begin
         `uvm_do(tr);//创建tr并随机化,并发送给sequencer
         `uvm_info("dut_sequence", "seq1 send", UVM_LOW);
      end

      #1000;
      if(starting_phase != null)
         starting_phase.drop_objection(this);
   endtask
endclass

class dut_sequence_0 extends uvm_sequence #(dut_transaction);
   dut_transaction tr;

   `uvm_object_utils(du