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RSS订阅原创 【协议】IIC总线协议学习
设计I2C的初衷是减少电视机等复杂电子系统内部的布线数量，同时也降低制造成本。通过使用只有两根线的通信总线，它有效地减少了器件间连接的复杂性。
2024-10-21 16:01:39
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原创 芯片前端设计工程师
如何成为offer收割机？我刚参加完2022届秋招，拿到联发科、ZEKU、中兴、晶晨、紫光展锐、紫光国芯、国微思尔芯、ESWIN、长鑫、浪潮、昂瑞威、芯海等等offer，通过华为海思优招。其中开价最高有40w。作者想留西安，所以面试主要集中在西安地区，西安地区开价直逼北上等一线城市。在秋招过程中，以下是我总结的芯片前端设计基础知识点。《数字ic设计基础-年薪40w+》压缩包有4部分内容，如下将一一介绍。第一部分： 1-数字ic设计面试基础知识第二部分：code手撕代码环节，华为海思两轮面
2021-09-29 15:03:01
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原创 交通信号灯
//-----------------------// 交通信号灯 绿-黄-红-绿 循环//-----------------------module traffic_light(input clk,input rst_n,output reg [2:0] light_color_1, //主路：红绿黄output reg [2:0] light_color_2 //支路：红绿黄);reg [2:0] current_state;reg [2:0]...
2021-04-30 15:32:21
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原创 2021-04-28
1门控时钟https://blog.csdn.net/Times_poem/article/details/51897171?utm_medium=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogCommendFromBaidu%7Edefault-7.control&dist_request_id=1619598191834_47489&depth_1-utm_source=distribute.pc_relevant.n
2021-04-30 09:25:48
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原创 奇数分频
//---------------------// 奇数分频//Author：陈泉秀//---------------------//实现5分频module clk_odd_divider(input clk,input rst_n,output clk_out);reg [2:0] count;reg clk_p;reg clk_n;always@(posedge clk or negedge rst_n) begin if(!rs...
2021-04-29 22:19:30
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原创 门控时钟
我想记录下自己的想法。博客上别人写的有的有错误，有毛刺，而且不精简。以下： module latch_clockgating ( input clk, input enable, output wire clk_out ); reg enable_q; always@(negedge clk) begin enable_q <= enable; end assign clk_out = enable_q&clk;
2021-04-28 17:59:51
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原创 3跨时钟域设计
https://blog.csdn.net/mu_guang_/article/details/115749874https://blog.csdn.net/Reborn_Lee/article/details/96714098https://www.cnblogs.com/rouwawa/p/7501319.html#4527113https://www.cnblogs.com/IClearner/p/6485389.html
2021-04-23 10:33:58
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原创 SOC设计——（6）MBIST
Memory BISTDesign For Test:可测性设计，检测芯片的质量。做设计时：RTLcode，在系统级加入DFT设计。 逻辑综合时：做DFT扫描插入，自动测试向量生成，错误仿真，看覆盖率。早期的DFT分析和BIST设计与RTL电路功能设计是同步的。RTL可测性分析，RTL可验证性，RTL+电源供电信息UPF。logic是扫描链DFT太多削弱芯片性能，太少测试的范围小ATE测试、CPU测试、MBIST测试：自动诊断和修复功能...
2021-03-26 16:39:23
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原创 SOC设计——（5）AHB-SRAM设计
Designsingle Port SRAM： 只有一组读写的SRAM，要么在读，要么在写。Dual Port SRAM：Sram由第三方提供的IP，由memory compiler生成。 HSIZE控制数据位。00：bit；01：byte；10：half word；11：word 低功耗工作：4个8位的SRAM组成一个32位SRAM。只选择一块SRAM，其他的SRAM处在low-power模式Arisan公司提供的Memory compiler，生成datashate，interf.
2021-03-23 15:14:27
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原创 SOC设计——（4）AHB- Slave设计
一、模块描述二、设计划分GlueLogic：即干净的top层只有线，没有逻辑门。三、建立testbech四、simulationhttps://blog.csdn.net/HuaZi_Myth/article/details/102670947?ops_request_misc=&request_id=&biz_id=102&utm_term=AHB%E5%92%8Cslave%E8%AE%BE%E8%AE%A1&utm_medium=dis.
2021-03-21 11:19:39
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原创 SOC设计——（3）AMBA总线之APB
APB映射slave3的地址是APB brige，在APB这里也需要decode，分阶段decode的工作enable和write都为高时，进行一个写操作。APB brige两拍：setup和enableT1时刻APB传过来地址，brige的Hready为低，delay一拍。地址传递到PADDR。 下一拍的enable拉高，APB的数据DATA1通过组合逻辑直接传递给AHB，此时Hready为高...
2021-03-20 17:26:10
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原创 SOC设计——（2）AMBA总线之AHB
一、总线概述ARM占的市场大，IP都会兼容AMBA的interface 缺点：数据传输速率有瓶颈。 2级流水线：地址周期、数据周期功耗大部分来自clk的翻转AHB由四部分组成：master、slave、arbiter、decoder 每个设备都有一个地址的mapDMA帮助CPU搬移数据，发完从INT给CPU发送中断 记录状态到States状态里，CPU读和控制。右边的地址是DMA的地址存放第0步：读DMA的状态如果是ready就进行下一步..
2021-03-20 11:10:00
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原创 SOC设计——（1）项目介绍
芯片core电压 1.8v 芯片I/O电压 3.3v、1.8v 工艺 TSMC 018 Flash为了保护知识产权，避免黑IP。flash装系统程序，相当于C盘。boot装操作系统。sram内存条。 Direct Memory Access 进行数据搬移。spi：与外界的接口SDHost读取SD卡，手机，相机SOC的CIR:clk、interface、reset 时钟、接口、复位这三个初始设计很重要。其他的错了通过飞线可以修改。芯片的模式：功能模式、DFT模...
2021-03-19 11:31:38
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原创 计算电路门数和nand2的面积
打开你所用的工艺库，在里面查找nand2的面积，就可以找到了。我用的smic130工艺，大概10平方微米。计算门数的方法：1、综合后的cells数目乘以2nand的数目2、前端一般用总cell面积除以nand2的面积得到门数3、后端看instance的数目。还有以下方法：查看综合后的电路网表有多少门：命令行 sizeof_collection [get_cells * h]查看nand2的面积有多大：get_attribute[get_lib_cell */na
2021-03-16 11:13:37
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原创 1数字电路设计流程与SOC芯片架构图
ASIC和SOC设计的流程相近。ASIC主要是在PC端，现在SOC是主流。一、需求分析产品要解决什么问题，预测未来3-5年的走势和趋向，确保芯片是有卖点和前瞻性，面向未来。客户向fabless提出设计要求，包括芯片需要达到的具体功能和性能方面的要求。需求分析后生成文档，性能指标，需求展望spec，让架构师可以进行细化。二、功能架构设计架构师将系统功能进行分解和细化，形成spec规范，参数化、具体化。处理器的选择：ARM、RISC-V；总线接口：AHB、APB；功能模块，是否需要D..
2021-02-06 17:48:59
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原创 异步复位、同步复位与异步复位同步释放
一、异步复位verilog代码always@(posedge clk or negedge rst_n) if(!rst_n) b <= 1'b0; else b <= a;为何设计简单，节省资源？异步复位设计中，低电平有效得rst_n复位信号直接连接到端口上，节省资源。而同步复位综合得结果会在if语句中出现一个选择器，rst复位信号作为逻辑信号的使能信号，会开销资源。二、同步复位verilog代码alway
2021-01-23 18:42:04
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原创 脚本入门（2）-perl脚本
一、注释=pod这里的是注释=cut二、chomp去掉换行符（\n）去掉$/chomp($text=<STDIN>);#读入，但不含换行符三、<STDIN>$line = <STDIN>; #一次读一行，性能好。<STDIN>会带有换行符，通常都会加上chomp()操作符去掉换行符，四、钻石尖括号<>使用两个尖括号表示读取来自文件的输入，可以从命令行中传递文件到<>。$ ./...
2020-11-12 10:36:07
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原创 脚本入门（1）-shell脚本
在shell脚本的开头往往有一句话来定义使用哪种sh解释器来解释脚本。目前常见的shell脚本中主要有以下两种方式：(1) #!/bin/sh(2) #!/bin/bash含义：第一行的内容指定了shell脚本解释器，只能放在第一行。一、运行一个simple shell在linux里新建一个文件： vi simple.sh后缀一定要是sh，表示shell文件。键盘键“I”插入编辑，输入上图文本后。Esc退出，：wq！ 保存并退出。在terminal中输入source simpl
2020-10-29 17:16:56
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原创 处理器设计
RISC-V处理器一、 PULP项目基于RISC-V处理器的项目。并行超低功耗处理器（parallel ultra low power），瑞士联邦理工学院开发。实现一个开放、可扩展的Soc，总功耗在毫瓦级，满足IoT设备对计算能力的需求。物联网、终端计算和边缘计算。目前物联网的设备需要大量数据的读取，甚至人脸识别等视觉，但是对单核处理器算力不够，处理不了。在数据传输中通讯过程消耗大量功耗。移动端和智能驾驶上的应用无法满足。架构图如下：采用多核、可扩展的RISC-V指令集。多核低延
2020-10-15 16:56:10
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原创 数字IC设计之1 亚稳态
降低亚稳态同步时钟中时钟周期应该满足 建立时间、保持时间、污染延时时间。否则，出现亚稳态。异步系统中，当违反建立和保持时间时，会输出介于两个有效状态之间的中间级电平。一、多级同步器两个触发器结论：两级触发器已经将亚稳态消除的足够小；三级和更多级虽然能将亚稳态出现概率降得更低，但影响电路效率。增加寄存器进行同步只是降低亚稳态出现的概率，并不能从根本上消除。二、边沿检测同步电路左边：两个同步的触发器，将其他时钟域信号同步到clock2的时钟域中。右边：触发器+..
2020-09-15 16:35:05
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原创 RTL代码之面积与功耗
一、面积在RTL编码中减少设计面积：（1）估计设计使用资源的数量（2）知道哪部分占用了较大面积。1、资源：+、-、x、÷、<、> 都会产生比较大的面积。+：对应一个64位加法器。触发器、加法器、乘法器的使用注意，触发器数量由功能决定，很难减少，由组合逻辑决定，对应的RTL代码是各种操作符。2、多比特会成倍使用资源，在对信号操作前是否能只对需要的部分比特操作。例如 if（A<32）可以换成if（A[5]=1'b1），A如果比32小，A[5]一定是0。用1bit的逻
2020-09-14 17:39:10
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原创 数字芯片设计流程之verilog设计
数字芯片设计流程：功能验证之前与工艺库没多大联系，验证芯片设计的功能是否正确，针对抽象的代码进行功能验证理想值。一致性验证确保生成的网表和代码设计功能一致；DFT之后是数字后端。静态时序分析，从逻辑综合开始拿给后端，确保每一个阶段没有问题。后仿真，证明加入延迟后功能是否正确。一、verilog设计可综合语句四大关键字：always、if-else、assign、case1、if-else通常被逻辑综合工具映射为多路选择器Multiplex。重构if-else映射硬件.
2020-07-21 20:33:55
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原创 quartus时序分析
时序分析一定是基于特定器件，这个器件要具体到一定型号的特定速度等级。时序分析一定是基于逻辑设计经过布局布线后形成的网表。一、本次设计讨论基于芯片EP4CGX150FDF31C8最高频率是多少。二、Timing Analyer报告clocks：1000Mhz（这个是软件报告设计中的时钟信号的约束频率）：因为用户没有对时序加约束，软件会自动对时钟加入最大的可能约束。Slow 1200mV ...
2020-05-07 23:18:33
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原创 quartus调用modelsim出现的错误
在我用Quartus调用modelsimSE进行仿真时候出现了如下图所示的错误，：could not find the package(altera_lnsim_functions).vlog failed.我怎么操作都无法成功。最后原因：由于quartus版本太低，无法调用modelsimSE10.4版本。遂下载高版本quartus19，然后问题迎刃而解。可以顺利调用modelsim SE...
2020-04-27 19:35:39
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空空如也
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