原理图checklist

中兴通信的一份Checklist

1. 原理图制图规范

编号	级别	条目内容	备注
1	规定	原理图必须采用公司统一原理图库。
2	规定	原理图应采用 0.100 栅格
3	规定	原理图正文字体设置参照原理图设计规范，采用默认设置。说明文字为 82mil，管脚号为 66mil。
4	规定	原理图封面字体应调整到与栏目字体基本等大（建议使用  180mil 字体）。
5	规定	原理图首页放置 ZTE_Cover_A4  做为封面，不加图框。	模块电路不加封面
6	规定	原理图除首页之外，一律采用 ZTE_frameA4 或者  ZTE_frameA4plus 图框。只有在元器件符号很大，无法在图框中摆放的情况下方可以选用 ZTE_frameA3 图框。
7	规定	原理图首页封面 Checked，Normalized  和 Approved 三项不填写，其他条目需要正确填写。	模块电路无封面
8	规定	原理图各页图框上除了 Checked 一项外，均须正确填写。填写的内容和页码、总页数等信息应以规定的用户变量（Customer Text）进行标注。	模块电路除外
9	规定	除封面页，每一页左下角应该采用环境变量注明修改日期；除封面和目录页之外，每页的左下角标注本页的功能说明。
10	规定	原理图必须署名。多人设计原理图应在相应页码署各自的名字；封面签署单板负责人姓名。署名采用汉语拼音，大写字母，姓在前，名在后，以一个英文空格符隔开。对于改版、借鉴的原理图，签署最后一次修改者的姓名并由其对原理图质量负责。
11	提示	放置一个 Standard  库中的 ZTE_frameA4plus 图框，以用户变量的形式正确填 写所有内容，包括说明、日期等信息，其他页拷贝该页内容可以加快工作速度，并使各页保持一致。
12	推荐	目录页放置 2 个 Contents  框，左侧为目录，右侧为模块调用情况。两框应水平方向应对齐。如果原理图页数较多，目录页只写目录，增加目录页说明模块调用情况。
13		原理图各页内容依次为：封面、目录、电源、时钟、CPU、存储器、逻辑、背板（母板）接口等。
14	规定	每页内容紧凑但不杂乱、拥挤。
15	规定	原理图上所有的文字方向应该统一，文字的上方应该朝向原理图的上方（正放文字）或左方（侧放文字）。
16	规定	原理图上的各种标注应清晰，不允许文字重叠。	交叉标注另行规定
17	规定	各个芯片的局部去耦电容应和芯片布在同一页面或者就近放在下一页面上，并增加说明；多个器件的去耦电容共用一页图纸时，应标注去耦电容是为哪个器件放置；全局去耦（旁路）电容可以在电源部分或者原理图最后部分放置，并增加“GLOBE DECOUPLING”字样说明。
18	规定	仅和芯片相关的上拉或下拉电阻等器件，建议放置在芯片附近。
19	规定	电阻（电阻网络除外）、电容（电容网络除外）、电感的管脚标注，器件的 path

		信息等不必要信息不要显示。
20	规定	元器件的位号要显示在该元件的附近位置，不应引起歧义。
21	规定	芯片的型号和管脚标注，精密电阻、大功率电阻、极性电容、高耐压电容、共模电感、变压器、晶振，保险丝等有特殊要求的器件参数要显示出来，LED  应标示型号或颜色。
22	规定	差分信号规定使用“+/-”符号，“+/-”可以在网络名的中间或  尾。
23	推荐	无特殊要求（例如系统方案命名需求）差分信号以“+/-”结尾。
24	规定	E1 信号线采用 TIP  来表示同轴电缆芯线（双绞线的+），用 RING  来表示同轴电缆屏蔽层（双绞线的-）。
25	规定	有确定 义的低电平有效信号采用*或者_N（引入逻辑的需要用_N）后缀结尾。“有确定 义”包括但不限于如下信号：片选，读写，控制，使能。
26	规定	所有的时钟网络要有网络标号，以 CLK 字符结尾，以便于 SI 分析、PCB 布线和检查；非时钟信号禁止以 CLK 等时钟信号命名后缀结尾。时钟信号命名应体现出时钟频率信息。
27	规定	采用串联端接的信号（包括时钟），串阻在原理图上应就近放置于驱动器的输出端。串阻和驱动器之间不放置网络标号，串阻后的网络进行命名（时钟信号必须命名并满足时钟信号的命名规范）。
28	规定	所有单板内部电源网络的命名都必须采用“VCC”开头，单板接口电源的定义和系统定义保持统一。
29	规定	经过滤波的电源必须命名，命名也必须以“VCC”开头。
30	规定	在 PCB 布线时有特殊要求的网络要定义网络名，推荐在原理图上注明要求。
31	推荐	全局电源和地应调用原理图库中的符号。
32	规定	确认多个部分组成的器件原理图库，在打包过程中位号正确，没有出现错位等现象。
33	推荐	不推荐使用“Location”硬属性解决位号错位问题。
34	规定	使用 Alias 连接的网络，必须使用网络标号的方式进行连接，不能使用连线 (wire)进行连接。
35	规定	禁止使用 SIZE 属性放置多个器件，例如测试点、去耦电容、光学定位点等。
36	规定	所有出页网络应放置出页符 offpage/offpg，出页符的方向应和信号流向一致。 原理图必须进行交叉标注。除总线等字符太多无法调整的网络之外，交叉标注的字符不应重叠。
37		offpage/offpg 符号的调用，应根据信号流向采用正确的符号，不应将符号进行翻转、镜像后使用。
38	推荐	Offpage/offpg  符号和交叉标注文字应尽量对齐。
39		器件管脚上的引线，应引出后再分叉，不得直接在器件管脚上分叉。
40	规定	兼容设计、料单可配置部分、调试用最终不安装部分器件，应在原理图上注明。
41	规定	原理图中的实现与设计说明中的描述一致。信号的命名应有意义。逻辑芯片管脚命名与设计说明、逻辑设计说明文档一致。建议信号命名尽量和有意义的芯片管脚命名一致。
42	规定	提供各单点网络列表和 连接管脚列表，并一一确认
43	提示	采用 Cadence 提供的工具对原理图和  PCB 的网表一致性进行检查。
44	推荐	原理图打印为 PDF  文件时，推荐使用 Arial 字体。
45	规定	模块电路不加封面和目录页。
46	规定	模块电路内部位号禁止使用硬属性。
47	规定	模块电路使用 Standard  库中的 inport，outport 和 ioport  和顶层相连。
48	规定		模块电路设计其他规范待添加
	规定

		力的 80%。
21	规定	MCU  串口信号经芯片驱动后，将收发信号和地引到预留的 3Pin 插座
22	规定	单板 3Pin RS-232 串口插座统一定义为：Pin1—本地发送 Tx；Pin2—地线；Pin3—本地接收 Rx。
23	规定	通用件率满足事业部通用件率的要求：新板满足  90%，改版满足 80%。优先选用部门推荐的公用器件。
24	规定
25	规定

2.5可编程逻辑器件

编号	级别	条目内容	备注
1	推荐	FPGA  的 LE 资源利用率要保证在 50%～80%之间，EPLD 的  MC 资源的利用率要保证在 50%～90%之间。对于  FPGA 中的锁相环、RAM、乘法器、DSP

		单元、CPU 核等资源，经过精确预算，允许使用到  100%。
2	推荐	预留一定数量的测试 IO（一般推荐不小于实际使用的  IO 数的 10%），测试 IO  中要有一定量（不少于 40%）要连接在测试针上。根据逻辑的复杂程度和管脚占用情况、版面紧凑程度可以斟酌安排。第一版测试针可以多留一些，稳定之后的版本可以少一些。
3	规定	可编程逻辑器件的输入时钟至少有一个本地的不间断时钟。CPU 接口等部分的设计，必须采用本地时钟完成。
4	规定	对于逻辑芯片的输入时钟，如果使用内部锁相环，必须保证时钟的输入频率、占空比、抖动、输出频率满足锁相环要求。锁相环电路尽量按照芯片提供的参考电路设计。
5	规定	对于可编程逻辑器件的悬空管脚（包括测试管脚、设计裁减导致的悬空输入等），必须确认其在正常工作中不能悬空。
6	推荐	Lattice ISP Mach4000 系列器件，建议使能内部上拉，外部上拉采用 10K，下拉采用 1K 设计。
7	推荐	一般情况下，Cyclone 器件外围上拉可采用 10K，下拉采用 1K  设计，避免下载之前出现不定态电平。
8	提示	Cyclone 器件设计时应对可能悬空的输出管脚使能内部上拉。
9	规定	PLD 设计中，不推荐使用可编程的总线保持功能。
10	规定	EPLD/FPGA 的专用输入管脚（时钟输入管脚）不要悬空
11	规定	FPGA 的  Done 指示管脚（包括 Conf_Done 和 Init_Done 信号）需要被监控。
12	规定	不要用特殊管脚当做普通的 IO 使用。
13	规定	FPGA 全局时钟输入必须从全局时钟输入管脚引入；其他时钟信号也应尽量从专用时钟输入管脚引入；全局复位以及其他全局信号尽量从专用的全局引脚引入。
14	规定	逻辑芯片的 nConfig、Conf_Done  和 nStatus 管脚应上拉，电阻选择参考手册规定。
15	推荐	为了防止 FPGA 的 nConfig  信号受到毛刺干扰，导致逻辑芯片异常掉逻辑， 可在 nConfig  管脚加一个 RC 电路。RC 电路靠近 FPGA  防止
16	规定	对于采用 AS 模式下载的设计，要保证  nConfig 的上升沿落在 3.3V 电源稳定之后。
17		可能的话提供一定的慢速时钟给 EPLD/FPGA，在长定时时可以节省资源。
2.6电源设计
编号	级	条目内容
1	规定	热拔插系统必须使用电源缓启动设计。
2	推荐	在压差较大或者电流较大的降压电源设计中，建议采用开关电源，避免使用 LDO 作为电源。对纹波要求较高的场合中，可以采用开关电源和 LDO 串联使用的方法。
3	规定	LDO 输出端滤波电容选取时注意参照手册要求的最小电容、电容的ESR/ESL 等要求确保电路稳定。推荐采用多个等值电容并联的方式，增加可靠性以及提高性能。

4	推荐	电源滤波可采用 RC、LC、π 型滤波。电源滤波建议优选磁珠，然后才是电感。同时电阻、电感和磁珠必须考虑其电阻产生的压降。
5	规定	大容量电容应并联小容量陶瓷贴片电容使用。
6	规定	电源必须有限流保护。
7	推荐	升压电源（BOOST）使用必须增加一个保险管以防止负载短路时，电源直通而导致整个单板工作掉电。保险的大小由模块的最大输出电流或者负载最大电流而定。
8	规定	单板输入电源要有防反接处理，输入电流超过 3A，输入电源反接只允许损坏保险丝；低于或等于  3A,输入电源反接不允许损坏任何器件。
9	规定	电源禁用磁饱和电路；禁止选用采用磁饱和电路的电源模块。
10	规定	对于多工作电源的器件，必须满足其电源上掉电顺序要求。
11	提示	多个芯片配合工作，必须在最慢上电器件初始化完成后开始操作。
12	推荐	采用 SO-8  封装的 LDO（如 MIC5209BM），用于密封环境时，为保证热应力降额满足要求，通常热耗不应超过  0.3W。
13	提示	电源控制芯片 JTAG  下载口单独引出。
14	推荐	在存在分板工艺，以及需要过波峰焊的单板上，-48V电源滤波尽量避免使用贴片陶瓷电容，必须使用的要保证布局时避免电容受到过多机械应力。
15	规定	单板电源引出单板使用，应该添加限流保护措施，避免外部负载短路造成单板无法正常工作。
16	推荐	电源模快/芯片感应端在布局时应采用开尔文方式。
17	提示	三端稳压器输出到输入应该有反向泄放二极管，防止掉电时损坏器件。
18	提示	不允许出现过大压差的不同电源之间，可用二极管限制压差。
2.7其他应用经验
编号	级	条目内容
1	规定	使用 CY2302 时钟驱动器，应注意如果对输入输出时钟的相位要求一致，那么必须选择 OUT2 反馈、OUT1 输出。
2		有极性的耦合电容注意其直流偏置电压，尤其是串联电感使用时应防止反向电压的产生。
3		电容的耐压和温度降额都必须满足公司降额要求。工作温度升高，电压的降额程度要增大。
4	规定	电阻的功率和温度降额都必须满足公司降额要求。工作温度升高，功率的降额程度要增大。
5	规定	ADM706R 在使用中应该将 PFI 直接接电源，避免器件上电时进入测试模式。 公司通用电路采用上下拉设计。在 ADM706 更改设计之前，我部门指定不使用  ADM706R 器件，采用 MAX706 避免此问题。
6	规定	MPC860 的 TRST*设计时接/PRESET，避免器件上电时进入测试模式。
7	规定	860 的 TA  上拉要 1K，不能太大。
8	规定	在使用 MPC860 的设计中，如果只对  MPC860 硬件复位配置字用到的部分数据线通过硬件复位配置字驱动器进行驱动，其他数据线默认为 MPC860 内部下拉，那么 MPC860 的数据总线不能使用带总线保持功能的驱动器。

9	规定	系统应对指示灯颜色、状态进行规定。指示灯设计，绿灯亮/灭表示正常或者工作状态，红灯亮表示有告警，灭表示无告警。特殊情况下允许采用黄灯指示。除非外观需要，不推荐采用其他颜色的指示灯。
10	规定	面板灯必须经过驱动器进行驱动，应该采用低电平有效方式点灯（纯电源板另外考虑）。
11	规定	面板指示灯/输入输出外部信号不与单板内重要信号共用驱动器。
12	规定	面板灯 5V 使用  510 欧姆左右的电阻，3.3V 使用  330 欧姆左右的电阻。电阻应在公司通用件库中选取常用器件。
13	规定	单板内部 3.3V 指示灯推荐统一采用  1K 限流电阻。
14	规定	内部电源指示灯，如果电源电压低于  2V，必须经过三极管驱动发光二极管。
15	规定	面板灯（拨码开关、按钮）等上串接的电阻必须接在驱动器和指示灯（开关、按钮）之间，电阻靠近驱动器放置，避免外界干扰对驱动器的冲击。
16	推荐	单板内部指示灯推荐使用低电平驱动指示灯，驱动能力足够时可以采用高电平点灯，选择主要从节省成本角度出发。
17	规定	单板内必须有电源指示，逻辑下载指示灯
18	规定	ADC 和 DAC  的模拟地和数字地引脚，在外面应该用最短的连线接到同一个低阻抗的接地平面上。
19	提示	以太网非点对点连接时。PHY  器件的驱动能力在器件的允许范围内要调到最大。
20	规定	正确配置CPU的上电配置管脚，配置管脚通过电阻上拉或下拉。（配置的内容主要包括：BOOT的数据宽度、FLASH的数据宽度、时钟的工作模式、地址映射模式、PCI的主从模式、PCI仲裁使能、BOOT是从LOCATION BUS还是PCI 上启动、锁相环时钟配置、输出阻抗等）
21	规定	MOSFET 的栅极（Gate）串  10 欧姆电阻可有效抑止振荡；MOSFET 并联使 用时，每个 MOSFET 的栅极要分  串 10  欧姆电阻。电阻尽量靠近栅极放置。
22	规定	与 MOSFET 栅极并联的  ZENER 二极管可能会引发振荡，要将其连接到栅极串阻的外侧。
23	规定	与 MOSFET 栅极并联的电容可能会引发振荡，要将其连接到栅极串阻的外侧。注意并联电容减慢了开关的速度，增加了  MOSFET 并联应用时的不平
24	提示	保证 MOSFET 的栅极驱动类似一个电压源，具有尽可能小的阻抗。
25		漏极和源极间并联阻容缓冲器或并联齐纳二极管和电容的串联吸收电路，这样在管子关断时漏极电流较快减小，使漏源极之间的电压在击穿电压值之下，起到保护管子的作用。
26		应减小 MOSFET  栅极电压的上升时间，使 MOSFET 尽量少的时间处于负温度系数区域，从而降低热失控的危险。
27	提示	MT9040、IDT82V3001A 等锁相环上电后或输入参考频率改变后必须复位锁相环。
28	规定	继电器线圈、风扇电机绕组等感性负载必须有续流二极管。
29	规定	继电器线圈工作电压不允许降额使用，继电器在应用中应注意是线圈是否有极性要求，避免退磁。
30	提示	继电器电路在设计中，应尽量让继电器长期处于释放状态，减小功耗，并减小线圈温升降低寿命的概率。
31	提示	要保证光电耦合器能可靠地工作在开关状态， IF取值不能太小（可取值CTR

		最大值对应IF的40％左右），并且集电极负载电阻要满足如下的关系式： (VCC-VIL)/(CTR（min）*IF-II) ≤RL≤（VCC – VIH）/( ICEO + II)。
32	规定	按键、跳线、拨码开关与 IC 端口之间串接小电阻（推荐 100 欧姆）或并接 TVS 管做ESD  防护。推荐采用电阻以节省成本。对于上下拉都有电阻的设计方式，可将电阻放在跳线和器件之间作为保护。
33	规定	运算放大器设计为放大器时，同相输入和反相输入端的输入等效电阻要一致，减小输入偏置电流和误差电流引起的的误差和噪声。
34	规定	ADC、DAC  如果使用外部电压参考，应注意参考电压的精度和稳定性，只有在要求不高的情况下才可以采用电源作为参考电压，并且必须经过滤波。
35	推荐	单板上有多个处理器或高速器件，并且各处理器/高速器件对时钟同相工作无要求时，各器件的时钟相位尽量错开，减少同时动作的逻辑门数量，降低瞬态工作电流，从而降低单板或系统的  EMI。
36	提示	三态/OC/OD 时分数据/状态总线释放时应注意释放速度的问题。
37	规定	非变压器隔离的差分信号，例如 RS-485  信号，LVDS 信号等，发送和接收侧必须采用相同的参考地。
38
3.  可靠性设计
编号	级	条目内容
1	规定	钽电容的耐压要降额到 1/3  以下。
2	推荐	纹波电流大和冲击电流大可能引起钽电容失效，故冲击电流场合慎用钽电容，热插拔等电源瞬变场合谨慎选用钽电容。
3	推荐	避免使用大容量钽电容；可用并联的形式。
4	规定	钽电容失效易产生明火，故避免明火的场合慎用钽电容。
5	规定	电源模块选型时，应确保电源模块上的钽电容符合降额标准。
6	规定	工业级及商业级器件在实际使用中，结温降额应采用同样的降额标准，以确 保实际使用中具有较高的可靠性水平。
7	规定	面板监控线缆必须加入防静电保护电路（调用部门模块电路）。
8	推荐	单板上关键芯片、功耗较大 IC，附近预留接地插座以备  来加装散热器接地
9		散热器尽量多点、低阻抗、短距离接工作地平面。散热器与支柱、螺钉等的连接处采用星月孔与工作地平面连接；
10	规定	LDO  等芯片的散热体如果是接在电源脚上时，与之接触的散热器应该多点接到该电源上。
11	规定	器件或模块对散热器接地有明确要求时，按要求接地。如：带铝基板电源模块的基板和安装孔及散热器要接保护地。
12	规定	单板上无法实现将散热器接地方式处理时，散热器可以采用浮空方式。
13	规定	同轴电缆的外屏蔽层，屏蔽电缆的屏蔽层可以通过接口接保护地
14	规定	明确标注金属壳体的处理方式
15	推荐	器件带有金属壳体的引脚，将引脚连接到相应的地上。 ESD 防护器件接地端、金属外壳的元器件的金属外壳、屏蔽装置接到静电防护与屏蔽地；

 

5. 系统相关设计

编号	级别	条目内容	备注
1	规定	单板接口设计要和设计规范保持完全一致。
2	规定	背板插座上本板没有使用的PIN，不要连接到单板内的任何网络。
3	规定	热插拔系统的接口不应采用不支持插拔的标准。
4	规定	热拔插系统避免使用 I2C  总线。如因历史原因使用 I2C 总线，电源须采用二极管防止电流反灌。
5	规定	背板输入的 TTL/CMOS 控制信号应该设置成高电平有效，一般情况处于低电平。
6	规定	单板输出到背板的总线信号以及主备单板公用的信号，在单板上电前、单板异常状态下处于高阻态，各控制和状态信号符合设计方案约束。
7	规定	单板在局部掉电时不应出现器件损坏，不影响其他单板总线信号。
8	推荐	在基本不增加成本的情况下，在第一版设计时，建议保留可调部分设计，并增加可调部分的设计和冗余设计，要尽量多的增加可调部分的设计。如，通过电阻或跳线实现灵活的功能选择、尽量多的引出测试点、合理使用器件的空闲管脚增加器件之间的冗余通道（特  是逻辑器件之间），不同器件方案验证的兼容设计等。
9	规定	单板运行时不需要进行调节的地方一律不用可调器件。
10	推荐	设计应保证所有测试使用的跳线帽、跳线针在最终产品中不需安装。
11	规定	系统设计阶段必须进行系统级信号完整性设计，尽量避免复杂拓扑，对每块单板接口的拓扑进行约束，时钟等关键信号尽量采用点对点方式传送。
12	规定	系统设计阶段必须进行系统接口时序设计，考虑连接器、变化负载、温度、信号完整性等带来的波动，留出充分时序裕量，并规定各单板接口时序。
13	规定	RS-485 应考虑 Fail  Safe 设计，在空闲时差分电平应为 200mV 以上。
14	提示	RS-485 上拉或下拉偏置电阻的选择要注意器件的驱动能力。
15	提示	RS-485 总线要考虑总线上多块单板并联时总线上负载的影响。
16	推荐	单板能够检测自己输出的数据、时钟，方便故障定位。
17		应能够承受可能出现的最大电流  (包括热插拔时的电流)。插座有额定电流的参数，插座电源的针承受最大电流不得超过其额定电流，并要求有一定的降额。例如欧式 48PIN  的插座，每根针通过的电流不得超过 1A。
18		面板的 RUN，ALARM  灯用软件来控制，其他灯由硬件控制点亮。
19	推荐	子卡连接器定义时，不用的插针接地，分布分配，减小信号线间互感串扰。
20	推荐	E1 接口 RING  接地遵守公司惯例，发端接地，收端建议可配置为直接接地或者通过电容接地。可以套用公司模块电路的，依照公司模块电路实施。
21	规定	需要热拔插的接口，在连接器选型时必须保证工作地先于信号和电源连接。 推荐的顺序为地线-电源-信号。
22	规定	用于电缆互连的连接器，设计时注意信号引脚之间定义足够的地信号，以减小回流路径，降低信号之间的串扰，特  是电缆中的时钟信号和小信号要用地线与其它信号隔离。

6、可生产性设计

可生产性设计规范如下表所示：

7. 可测试性设计

7.1 JTAG

编号	级	条目内容	备注
1	规定	JTAG 口的器件都需要使用事业部规定的  JTAG 接口电路，单板提供 JTAG 插座。
2	规定	芯片的JTAG口管脚TDI，TMS，TCK，TRST（若有）可控，不能悬空或直接拉低/拉高（注意芯片内部的上/下拉电阻）。
3	规定	芯片的TCK，TMS的驱动能力满足扫描链路的要求。
4	规定	芯片的BSDL文件要齐全、完整和正确。
5	推荐	多个同样的芯片，设计 JTAG  串行链路。
6	规定	不同芯片，单独设计 JTAG  链路。
7	提示	设计中 TRST*管脚注意正确上拉或下拉，确保测试模式不被启动。
8	提示	电源控制芯片 JTAG  下载口单独引出。
9	提示	Xilinx  Spartan III 器件的 JTAG 接口为 2.5V，设计中须防止过压。

7.2测试点

编号	级	条目内容	备注
1	规定	测试点满足康讯的可测试性要求。应设置充分的内部和外部测试点，以便给测量、故障检测和故障隔离提供手段。测试点应有尽量明显的标记。
2	规定	电源和地必须有足够的通孔测试点，要求每一种电源都至少有一个测试点，地的测试点至少每  10cm 一个，要求平均分布在单板上。
3	推荐	高频时钟信号或高速信号的测试点旁边应放置接地测试点；信号的测试点应该放在接收端。
4	规定	时序较为复杂的信号要求每个信号都引出测试点，以方便单板测试。布局时必须注意测试点（包括 ICT 测试点）引入的分岔尽量短，不得影响信号的信号完整性。对速度很高的信号，必须考虑测试点引入的阻抗不连续对信号的影响。
5	推荐	多针测试点，空余的管脚应接地处理。
6	规定	向 PCB 提供不焊接插装器件清单。
7.3	电路	可测试性
编号	级	条目内容	备注
1	规定	时钟电路或振荡器电路的输出可控。
2	规定	数字器件特殊引脚需要全部独立处理。
3	推荐	反馈回路可以断开。

 7.4 系统可测试性

以上内容转载自《百度文库》

类别	描述
检视规则	原理图需要进行检视，提交集体检视是需要完成自检，确保没有低级问题。
检视规则	原理图要和公司团队和可以邀请的专家一起进行检视。
检视规则	第一次原理图发出进行集体检视后所有的修改点都需要进行记录。
检视规则	正式版本的原理图在投板前需要经过经理的审判。
差分网络	原理图中差分线的网络，芯片管脚处的P和N与网络命令的P和N应该一一对应。
单网络	原理图中所有单网络需要做一一确认。
空网络	原理图中所有空网络需要做一一确认。
网格	1、原理图绘制中要确认网格设置是否一致。    2、原理图中没有网格最小值设置不一致造成网络未连接的情况。
网络属性	确认网络是全局属性还是本地属性
封装库	1、原理图中器件的封装与手册一致。    2、原理图器件是否是标准库的symbol。
绘制要求	原理图中器件的封装与手册一致。
指示灯	设计默认由电源点亮的指示灯和由MCU点灭的指示灯，便于故障时直观判断电源问题还是MCU问题
网口连接器	确认网口连接器的开口方向、是否带指示灯以及是否带PoE
网口变压器	确认变压器选型是否满足需求，比如带PoE
按键	确认按键型号是直按键还是侧按键
电阻上下拉	同一网络避免重复上拉或者下拉
OD门	芯片的OD门或者OC门的输出管脚需要上拉
匹配	高速信号的始端和末端需要预留串阻
三极管	三极管电路需要考虑通流能力
可测试性	在单板的关键电路和芯片附近增加地孔，便于测试
连接器防呆	连接器选型时需要选择有防呆设计的型号
仿真	低速时钟信号，一驱动总线接口下挂器件的驱动能力、匹配方式、接口时序必须经过仿真确认，例如MDC/MDIO、IIC、PCI、Local  bus
仿真	电路中使用电感、电容使用合适Q值，可以通过仿真。
时序	确认上电时序是否满足芯片手册和推荐电路要求。
时序	确认下电时序是否满足芯片手册和推荐电路要求。
时序	确认复位时序是否满足芯片手册和推荐电路要求。
复位开关	单板按键开关设计，要防止长按按键，单板挂死问题，建议按键开关设计只产生一段短脉宽低电平。
复位设计	复位信号设计    （1）依据芯片要求进行上下拉    （2）确认芯片复位的默认状态    （3）Peset信号并联几十PF的电容滤波，优化信号质量。    （4）复位信号保证型号完整性。
复位	所有接口和光模块默认处于复位状态。
电平匹配	不同电平标准互连，关注电压、输入输出门限、匹配方式。
功耗	详细审查各个芯片的功耗设计，计算出单板各个电压的最大功耗，选择有一定余量的电源。
缓启	热插拔电路要进行缓启动设计
磁珠	小电压大电流（安培级）值电源输出端口的磁珠，需要考虑磁珠压降
连接器	板间电源连接器通流能力及压降留有预量
标识	扣板与母板插座网络标识是否一致，前后插卡连机器管脚信号要一一对应。
电平匹配	一驱多信号要根据仿真结果进行阻抗匹配，确定是否加始端或末端匹配电阻
匹配电平	原理图设计要关注厂家器件资料的说明，输入输出都会有明确的匹配要求。
二级管	使用在控制、检测、电源合入等电路中的二极管，必须考虑二极管反向漏电流是否满足设计要求。
MOS	CMOS器件未使用的输入/输出管脚需按照器件手册要求处理，手册未要求的必须与厂家确认处理方式。
温感	关键器件尤其的温度要进行监控
244/245	有上、下拉需要的信号在经过没有输出保持功能的总线驱动器后，需要在总线驱动器的输入、输出端加上下拉。
244/245	244/245如果不带保持功能，则必须将不用的输入管脚上下拉。
时钟	晶振管脚直接输出的信号禁止直接1驱多，多个负载会影响信号质量，建议采用1对1的方式。
时钟	晶体的xt-out和时钟驱动器相连需要0402串阻，阻值选择不能影响单板起震。
时钟	锁相环电路及参数的选取必须经过专项计算。
时钟	时钟环路滤波陶瓷电容优选NPO介质电容。
时钟	确认信号摆幅，jitter等是否超出器件要求。
时钟	确认时钟器件在中心频率、工作电压、输出电平、占空比、相位等各项指标上能完全满足要求。
DDR	DDR等存储器接口都要有时钟频率降额设计。
DDR	对于可靠性要求较高的单板建议在RAM开发中满足ECC设计规则要求。
DDR	DDR的VTT电源滤波要做到Vtt电阻和绿宝电容的搭配。
PHY	MDC/MDIO采用一驱多的匹配方式，主器件经过串阻-》上拉电阻-》串阻到从器件，串阻要放置在两端。
PHY	1对多的控制，PHY需要预留地址信号，用于控制。
PHY	CAM等芯片功耗根据访问条件和温度，功耗变化较大，设计时要要仔细查询器件手册，明确功耗和厂家芯片的关系。
PHY	设备有光模块接口是，光模块内部串接10nf电容，链路不需要进行重复设计。
散热器	选择散热器时，要考虑到散热器的重量和与设备的结合方式。
I2C	设备通过I2C进行互联时，可以使用芯片内I2C模块，也可以通过I2C模块。
电容	单板中射频相关部分设计的时候，需要旁路，滤波电容，针对不同的干扰频率要选择不同容值的滤波电容。
电容	电容并联设计时，要计算或通过仿真分析谐振点，避免可能会出现的谐振问题。
电容	滤波电容的设计要关注对控制管脚的影响。
电容	没有使用的管脚如何使用需要参考芯片手册和demo板的设计去关注这些管脚的设计是否合理。
特征阻抗	对PCB布线的特征阻抗有特殊要求时，需要在原理图或者给互连工程师的需求文档中进行特殊说明。
复位设计	关键功能器件应该预留独立的复位设计。
复位设计	很多Flash都有rst的管脚，为满足启动阶段的软件功能实现要求，在
射频滤波	视频放大器的电源设计时要添加合适的滤波电容，防止电源噪声对射频信号质量造成本良影响。
射频滤波	电源、功率电路设计是应用电需要考虑电阻的功率特性的选择。
可测试性	部分功能模块要保持可以长工状态，利于进行硬件测试。
射频电路	直流偏置电路是否需要使能控制，控制电压精度是否满足放大器的要求。
射频电路	保证前级可能输出的最大RF峰值功率小于后级级联器件的最大极限输入功率3dB左右，需要关注信号峰值和过冲对器件过功率的影响。
射频电路	射频器件功率放大器的中心散热焊盘在原理图上必须接地。
射频电路	具备on/off的射频器件功能，在off状态下隔离度有问题，隔离度影响收发的干扰情况，干扰信号需要保持在合理电平内，否则影响套片正常工作。
射频电路	PA的RF发送端链路PA外围电路正价负反馈设计防止烧PA。
射频电路	射频接收电路，需要在接收机和套片之间预留PI型位置，调试接收灵敏度。
电源	确保所有的电源转换模块OCP/OVP点(过流保护点和过压保护点)设定正确
电源	电源的带负载能力是否足够，相数是否足够，能提供足够大的电流、功率給CPU,Chipset等（1相按最大20A计算，保守15A）
电源	PWM单相频率范围是200K-600K；集成MOS的可以达到1MHz
电源	输入电容的Ripple   current(参考2700mA)；电容Ripple Current小会导致电容发热，影响寿命
电源	输出电容的ESR是否足够小
电源	电容的耐压是否满足，同时满足降额
电源	H-MOS导通时间短；L-MOS导通时间长
电源	H-Side  MOSFET要选择导通速度快的
电源	L-Side  MOSFET要选择Rds(on)低的
电源	线性电源的损耗P=Δv*i，一般，1颗LDO可承受的功率损耗Pmax*Junction=器件Temp，保证器件temp与环境Temp之和小于MOS的最大工作温度的80%。
电源	单板上同一电源和地名称要统一
电源	单相PWM  driver 的BOOT  Pin与phase端接0.1uF电容.核对BOOT电容，是否耐压值为50V。H-MOS导通之后，BOOT Pin电压达24V，Phase端12V。
电源	H-side  Gate上预留0ohm电阻，防止High side  MOS因Vgs过大被击穿
电源	Feedback电路设置是否准确；在电路上注释反馈电压计算公式。
电源	GND和AGND电路要分开,但最后要通过一点进行连接。如果是chipset的   AGND电流很大，可直接与GND相连，不需要连接0OHM,否则通流不够。
电源	PWROK的上拉要用对应的电源去上拉。
电源	有些模块线路copy过来后，需要注意AGND属性要更改，最好能赋予net名字,比如经常会遇到两个P1V1的AGND起的名字一样。
电源	确认电感封装，核对饱和电流是否满足电路需求。电感封装越大，过电流能力越强，电感的饱和电流应该大于电路的OCP电流。
电源	确认补偿线路，保证足够的穿越频率，以及相位裕度。
电源	核对LDO的最大压差是否满足器件的要求（输入的电压范围和输出的电压范围）
FPGA	确认输入输出的逻辑电平是否正确；电平类型:GTL,OD,LVCMOS33、LVCOM25、LVDS等。确认芯片和CPLD/FPGA之间的逻辑电平是否匹配，避免两边电平不一致。
FPGA	CPLD的GPIO信号作为输出管脚控制时序时，需要将此Pin通过4.7K至10K电阻做下拉处理
FPGA	CPLD的JTAG接口需要连至Header上，注意Header的Pin脚定义符合烧录器要求，JTAG信号预留ESD保护电路。
FPGA	空余的没有使用的GPIO  Pin接到LED上，一般3-4个LED即可。
FPGA	对于同一功能的GPIO尽量只选用同一个Pin（Reset信号除外）
FPGA	不同bank的电平跟这个bank的VCCIO电平有关
FPGA	FPGA外接ROM时，需在原理图里面标注1,2,3顺序（顺序不对会出现烧录不了的问题）。确保信号连接之间接口电平是否正确，是否需要采用levelshift设计
FPGA	CPLD   core电和IO电时序，一般要求core电要早于IO电，否则，输出信号需要加下拉电阻。（一般情况下core电都早于IO电压，Core起来之后IO状态就可以固定了。具体要求参考厂家器件资料）
FPGA	FPGA的MGT  Bank如果不用时，RX信号需要接地处理。
FPGA	MGT  Bank指可配置为高速接口的bank，例如xilinx的GTP，GTX接口bank，不用时要对RX信号处理
FPGA	在原理设计期间必须向CPLD编程人员提供规范的CPLD需求文件
FPGA	在CPLD需求文件必须指定每个管脚的输入和输出状态。
FPGA	对于CPLD尽可能的少用时序逻辑，多使用组合逻辑，尽可能用简单逻辑代替复杂逻辑
FPGA	设计人员提供的逻辑需求要避免竞争和冒险，即用CPLD输出的信号做其他逻辑的输入判定
FPGA	有支持I2C的设计需求，要事先规划好系统I2C拓扑，在芯片选型时要考虑预留逻辑空间。（BMC如果I2C资源够用，CPLD单独占用一组I2C总线）
连接器	高速连接器的带宽要按照1.5-2倍选择
连接器	确认connector在PCB上的Pin定义方式
连接器	两块对插板connector的对应Pin脚信号定义是否一致，对于多块单板互连，需要确认对应连接器的物理位置是否正确。
连接器	根据板厚来确定是否可以选用焊接件和压接器件
连接器	一般连接器应注意母端有长短针，因此需母端定义电源和GND
连接器	高速信号连接器，高速信号周围的GND Pin一定接地
连接器	高速信号连接器，定义信号时，注意TX，RX在连接器上的分布，避免TX/RX混在一起（避免cross  talk）
连接器	作为一个由两个连接器拼成的接口，需选择同一厂商，同一类型连接器
连接器	SMD连接器选择时，其上面要有一个平面，便于工程的高速机吸嘴吸取不易脱落。Packing优先选择盘装，不用管状的。
连接器	尽量能够统一为焊接器件或压接器件
连接器	注意管脚长度的选择
连接器	在进入layout布局之前务必提供各连接器位置顺序图
连接器	连接器选型时尽可能选择通用的物料（两家以上Source的），保证一定的可替代性
连接器	连接器选型时需要考虑PCB的厚径比（不能超过10:1）
连接器	网口连接器选择时要关注连接器颜色，颜色不同会影响产品的外观感知。
连接器	对于不同速率、种类的接口，如10GE、GE口、FE口、控制口、调试口的鞥可以通过面膜不同颜色进行区分。
连接器	连接器选择时需要关注是否有定位管脚，没有定位管脚生产加工时可能会出现偏位。
连接器	连接器选择时需要关注引脚长度和PCB板厚的关系，引脚过长在单板生产加工完成时需要减脚处理，引脚过短（如定位管脚）在单板加工时会出现上翘等现象。
时钟	clock  signal（除differential  Signal外），要预留可调节EMI 的电容位置，一般为10pF.
时钟	PCI-E2.0  slot的clock  signal 建议与控制芯片同源。
时钟	当Clockgen或Clock  Buffer使用SYS供电时，应注意网卡、CPLD等芯片的时钟信号是否需要单独的时钟源
时钟	所有Clockgen和Clock  Buffer的SMbus接口上拉的电压应与IC的供电一致
时钟	当晶振或clock  buffer输出的电平和IC需要的电平不一致时需要加AC耦合和阻抗匹配电路，同时要注意SWING和CROSSPOINT设置是否正确。
时钟	注意Ossilater的clock信号输出电平，如果是LVPECL，外部需要加对地150ohm电阻。对于发射级耦合逻辑电路，需要在外围提供地回流路径。
时钟	CPU的晶振应尽量排布在晶振输入引脚附近。无源晶振要加几十皮法的电容；有源晶振可直接将信号引至CPU的晶振输入脚。

1、电源设计
序号	检查项目
				1	确保所有的电源转换模块OCP/OVP点(过流保护点和过压保护点)设定正确
2	电源的带负载能力是否足够，相数是否足够，能提供足够大的电流、功率給CPU,Chipset等（1相按最大20A计算，保守15A）
3	PWM单相频率范围是200K-600K；集成MOS的可以达到1MHz
4	输入电容的Ripple  current(参考2700mA)；电容Ripple Current小会导致电容发热，影响寿命
5	输出电容的ESR是否足够小
6	电容的耐压是否满足，同时满足降额
7	H-MOS导通时间短；L-MOS导通时间长    H-Side MOSFET要选择导通速度快的    L-Side MOSFET要选择Rds(on)低的
8	线性电源的损耗P=Δv*i，一般，1颗LDO可承受的功率损耗Pmax*Junction=器件Temp，保证器件temp与环境Temp之和小于MOS的最大工作温度的80%。
9	单板上同一电源和地名称要统一
10	单相PWM  driver 的BOOT Pin与phase端接0.1uF电容.核对BOOT电容，是否耐压值为50V。H-MOS导通之后，BOOT Pin电压达24V，Phase端12V。
11	H-side  Gate上预留0ohm电阻，防止High side MOS因Vgs过大被击穿
12	Feedback电路设置是否准确；在电路上注释反馈电压计算公式。
13	GND和AGND电路要分开,但最后要通过一点进行连接。如果是chipset的  AGND电流很大，可直接与GND相连，不需要连接0OHM,否则通流不够。
14	PWROK的上拉要用对应的电源去上拉。
16	有些模块线路copy过来后，需要注意AGND属性要更改，最好能赋予net名字,比如经常会遇到两个P1V1的AGND起的名字一样。
17	确认电感封装，核对饱和电流是否满足电路需求。电感封装越大，过电流能力越强，电感的饱和电流应该大于电路的OCP电流。
18	确认补偿线路，保证足够的穿越频率，以及相位裕度。
19	核对LDO的最大压差是否满足器件的要求（输入的电压范围和输出的电压范围）
2、FPGA/CPLD
序号	检查项目
				1	确认输入输出的逻辑电平是否正确；电平类型:GTL,OD,LVCMOS33、LVCOM25、LVDS等。确认芯片和CPLD/FPGA之间的逻辑电平是否匹配，避免两边电平不一致。
2	CPLD的GPIO信号作为输出管脚控制时序时，需要将此Pin通过4.7K至10K电阻做下拉处理
3	CPLD的JTAG接口需要连至Header上，注意Header的Pin脚定义符合烧录器要求，JTAG信号预留ESD保护电路。
4	空余的没有使用的GPIO  Pin接到LED上，一般3-4个LED即可。
5	对于同一功能的GPIO尽量只选用同一个Pin（Reset信号除外）
6	不同bank的电平跟这个bank的VCCIO电平有关
7	FPGA外接ROM时，需在原理图里面标注1,2,3顺序（顺序不对会出现烧录不了的问题）。确保信号连接之间接口电平是否正确，是否需要采用levelshift设计
8	CPLD  core电和IO电时序，一般要求core电要早于IO电，否则，输出信号需要加下拉电阻。（一般情况下core电都早于IO电压，Core起来之后IO状态就可以固定了。具体要求参考厂家器件资料）
9	FPGA的MGT  Bank如果不用时，RX信号需要接地处理。    MGT Bank指可配置为高速接口的bank，例如xilinx的GTP，GTX接口bank，不用时要对RX信号处理
10	在原理设计期间必须向CPLD编程人员提供规范的CPLD需求文件    在CPLD需求文件必须指定每个管脚的输入和输出状态。
11	对于CPLD尽可能的少用时序逻辑，多使用组合逻辑，尽可能用简单逻辑代替复杂逻辑
12	设计人员提供的逻辑需求要避免竞争和冒险，即用CPLD输出的信号做其他逻辑的输入判定
13	有支持I2C的设计需求，要事先规划好系统I2C拓扑，在芯片选型时要考虑预留逻辑空间。（BMC如果I2C资源够用，CPLD单独占用一组I2C总线）
3、USB
序号	检查项目
				1	足够的bypass 电容(usually 100uF)应该靠近USB header来防止voltage droop. 电流按1A/Port计算
2	要有防静电的线路设计
3	每对差分信号线上要串common chock或0ohm
4	Over  current信号要连到给USB供电的5V电源上,并且要分压
5	需要考虑USB设备电流倒灌到主板，确认是否需要添加switch
4、SATA
序号	检查项目
				1	sata供电5V 需要放足够大（一般要求大于270UF）电容，防止电压drop
2	按照标准的SATA接口设计，5V和12V都需要接好。有些2.5寸硬盘需要12V供电，在设计时应尽量按照标准设计
3	SATA  AC耦合电容容值0.01uf
5、连接器
序号	检查项目
				1	高速连接器的带宽要按照1.5-2倍选择
2	确认connector在PCB上的Pin定义方式
3	两块对插板connector的对应Pin脚信号定义是否一致，对于多块单板互连，需要确认对应连接器的物理位置是否正确。
4	根据板厚来确定是否可以选用焊接件和压接器件
6	一般连接器应注意母端有长短针，因此需母端定义电源和GND
7	高速信号连接器，高速信号周围的GND Pin一定接地
8	高速信号连接器，定义信号时，注意TX，RX在连接器上的分布，避免TX/RX混在一起（避免cross talk）
9	作为一个由两个连接器拼成的接口，需选择同一厂商，同一类型连接器
10	SMD连接器选择时，其上面要有一个平面，便于工程的高速机吸嘴吸取不易脱落。Packing优先选择盘装，不用管状的。
11	尽量能够统一为焊接器件或压接器件
12	注意管脚长度的选择
13	在进入layout布局之前务必提供各连接器位置顺序图
14	连接器选型时尽可能选择通用的物料（两家以上Source的），保证一定的可替代性
15	连接器选型时需要考虑PCB的厚径比（不能超过10:1）
6、VGA
序号	检查项目
				1	22 or  33 ohm damping resister is in series with VSYNC/HSYNC
2	VGA  OUTPUT R.G. B HSYNC,VSYNC需要有保护二极体; HSYNC，VSYNC电平转换建议用IC来实现
3	If  CRT I2C bus signal level-shift circuit is used, check if the voltage level  and quality with different monitors at both sides.
4	R,G,B信号线在发送端和接收端都要有150ohm对GND电阻，或者只在接受端加75ohm对地电阻，另外信号RGB信号需要添加pi型滤波电路。
7、时钟
序号	检查项目
				1	clock  signal（除differential Signal外），要预留可调节EMI 的电容位置，一般为10pF.
2	PCI-E2.0  slot的clock signal 建议与控制芯片同源。
3	当Clockgen或Clock Buffer使用SYS供电时，应注意网卡、CPLD等芯片的时钟信号是否需要单独的时钟源
4	所有Clockgen和Clock Buffer的SMbus接口上拉的电压应与IC的供电一致
5	当晶振或clock buffer输出的电平和IC需要的电平不一致时需要加AC耦合和阻抗匹配电路，同时要注意SWING和CROSSPOINT设置是否正确。
6	注意Ossilater的clock信号输出电平，如果是LVPECL，外部需要加对地150ohm电阻。对于发射级耦合逻辑电路，需要在外围提供地回流路径。
7	CPU的晶振应尽量排布在晶振输入引脚附近。无源晶振要加几十皮法的电容；有源晶振可直接将信号引至CPU的晶振输入脚。
8、Lan
序号	检查项目
				1	确认PHY芯片与RJ45之间是否需要终端匹配电阻
2	选择RJ45时要注意内部的组成结构(1-2,3-6,4-5,7-8)
3	RJ45（包含Tansformer）的抽头电压要依据网卡的参考设计
4	MAC和PHY之前是否需要终端匹配电路。
5	如果是交换机线路，需注意在每一个管理bus(MDC/MDIO)上的PHY的地址不能一样。
6	注意千兆网络和百兆网络设计的区别，有些RJ45只支持10/1000M
7	在两个网口对接时注意网线3和6这两跟线的线序
8	关于RJ45接头中的LED，建议Symbol中能体现出二极管的极性，注意State和ACT两个信号的接法
9	注意不同颜色LED指示内容(Active/Link/Speed)是否和产品需求、机构丝印一致
10	在使用多Port RJ45/SFP/SFP+时，注意LED和端口的对应关系。Layout过程中调线时，尤其注意不仅要调整总线，对应的LED也要调整
9、复位
序号	检查项目
				1	一个RESET pin最多只可以同时接4个Device
2	如果将reset信号定为open drain时，则要外部上拉。
3	为确保Reset信号上升时间足够好，只可加pf级以下的电容
4	Reset线路需注意电平是否跟芯片要求的一致，如3.3V还是2.5V。
5	确认reset是在上电稳定之后有效
10、PCI
序号	检查项目
				1	PCI  IDSEL选择一定要选择AD22（含）之前的（仅针对AST2050芯片），普通Device要是AD16-31。
11、PCI-E
序号	检查项目
				1	PCI-E  X16 Lane反转注意；差分对之间的P/N可以翻转。请check控制芯片的datasheet,X16,X8,X4翻转各个平台不一样的。
12、ESD防护
序号	检查项目
				1	USB,VGA及COM口需增加ESD防护器件。USB的防护器件推荐使用PTS0603V24T500;VGA的防护器件推荐使用BAT54S;COM口防护器件推荐使用PTS0402V14T500。
2	将信号GND(singal gnd）和机壳地（shield gnd）进行隔离。隔离器件可使用0欧姆电阻，磁珠（bead），小电容。