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FPGA自学之路
文章平均质量分 60
扫清FPGA自学障碍
读书点滴
这个作者很懒,什么都没留下…
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FPGA 后仿的坑以及加快仿真的一种方案
FPGA 后仿的坑以及加快仿真的一种方案原创 2023-01-02 17:22:56 · 522 阅读 · 0 评论 -
跨时钟域(CDC)优秀文章汇总-持续收集
本文主要收集优秀的CDC文章。原创 2022-10-09 23:36:39 · 146 阅读 · 0 评论 -
如何生成CRC的verilog仿真模型并调试
如何生成CRC的verilog仿真模型并调试原创 2022-10-06 20:40:33 · 640 阅读 · 0 评论 -
xilinx 器件等级-XC和XQ的区别
xilinx器件等级原创 2022-10-04 20:02:27 · 2033 阅读 · 1 评论 -
CRC资料汇总
学习CRC32、CRC16、CRC原理和算法的总结 - rookieeeeee - 博客园我学习CRC32、CRC16、CRC原理和算法的总结(与WINRAR结果一致)发布时间:2010-09-02 11:26:15 整理好的PDF可以在BAIDU免费下载:http://wenku.baihttps://www.cnblogs.com/Ray-chen/archive/2011/11/28/2266628.htmlFPGA手撕代码——CRC校验码的多种Verilog实现方式CRC校验码的多种Verilo转载 2021-12-25 11:03:47 · 159 阅读 · 0 评论 -
vivado 如何设置安全状态机模式
首先我们要明白为什么要设置安全状态机模式。具体可以参考以下文章[doc] FPGA设计中状态机安全性研究 - 豆丁网 (docin.com)我们在写状态机的时候,会添加default语句(vhdl是ohters)分支,当出现异常状态时,保证状态机能跳转到正常状态。但是EDA工具会对default语句有意的自动忽视,这是对状态机进行优化的结果,故我们需要设置安全状态机模式,保证当出现异常状态时,保证状态机能跳转到正常状态。在ISE中可以通过设置综合选项,Sefe implement 进行安全状原创 2021-11-20 10:34:18 · 8901 阅读 · 0 评论 -
如何解决FPGA 后仿真出现不定态问题?
我遇到的情景中,一般后仿真出现不定态的原因有三个:更多的后仿出现不定态的的情形可以参考以下文章。验证那些事最近陆续写了点工作方面的小文章,遂决定新开一个公众号,专门放工作相关的文章,就叫《超人验证》吧。先把去年写的《验证那些事》文章放在这里,作为超人验证公众号的开篇之作,我觉得挺合适的,走起。https://mp.weixin.qq.com/s/SNiDN3vP3C9Ci6E_Q_KbzA1、在测试激励中没有对顶层文件的输入端口赋初值。可见,良好的测试激励编写习惯很重要,首先应该对顶层输入端原创 2021-11-06 16:57:01 · 5703 阅读 · 0 评论 -
如何使用modelsim独立仿真VIVADO
第一次使用modelsim仿真VIVADO项目,遇到了很多坑,也浪费了很多时间,在这里跟大家分享一下。第一步是通过VIVADO生成相应的库。我的项目是VIVADO 2018.02,由于偷懒不想再重装,我就用VIVADO 2018.03生成了库,结果在仿真的时候,有些库找不到,只能无奈的去下载VIVADO 2018.02。VIVADO 2018.02安装完成后,调用modelsim 10.4生成仿真库,我在modelsim vism 阶段会报一个库,找不到,...原创 2021-06-12 20:18:52 · 1186 阅读 · 0 评论 -
强烈推荐verilog 编辑器--sublime
最近我在找能自动例化verilog module名的方法,网友推荐了一个编辑器-sublime,能解决我的问题。这样的话,我写tentbench就不用手写去例化了,非常方便,省时省力。之前一致在用notepad++,这次我果断的安装了sublime.其中我参考了两篇文章基本上解决了我的问题。把引用的文件在这里记录一下。https://zhuanlan.zhihu.com/p/73083268https://blog.csdn.net/k331922164/article/details/原创 2020-05-31 10:49:23 · 8342 阅读 · 0 评论 -
基于脚本的modelsim自动化仿真笔记
如何使用modelsim独立仿真,这是我看到非常好的一篇文章,由于该文章并未标明禁止转载,未联系作者就私自转载,如有侵权,请联系我删除转载 2020-03-14 09:25:17 · 159 阅读 · 0 评论