上升沿的疑问（续）

上篇文章在公众号推出后，收到了大（6）量（个）回复，现摘录如下：

王元：电信号大概一英寸延迟是70PS，所以芯片内部不怕反射，因为反射波会被发送驱动器吸收。只有板级间距大，反射回来信号会产生码间（干扰）或振铃。

王元同学从原理上的解释很有道理，目前数字芯片内部由于传输线尺寸和信号频率限制，基本不用考虑反射带来的问题。但是恐怕芯片内部的信号线之间的串扰还是需要认真对待的，串扰带来的静态时序问题和静态噪声不容忽视。Timing Signoff的工具PrimeTime多年之前就已经进化到PTSI了。之前还想到一些高速时钟树的延时大概有几个纳秒左右，从根节点到各个叶子节点的这个延时恐怕可以和其承载的时钟信号频率相比拟了。不过幸好时钟树是由有多级的缓冲器构成的，像王元所说，各级缓冲器之间的距离很小，它们的反射波也会被缓冲器自身所吸收。但为什么会吸收呢？继续埋头看书去。。。

汤跃科： 芯片内外应该分开看待，IO device的漏电小没必要故意把上升沿弄陡，低速接口还会专门用slew rate controlled IO

跃科同学的解释从工程角度出发，可以很好的在芯片内部解决低速信号在芯片外部的信号完整性问题。两位同学不约而同的表达了芯片内外有别的观点。

万红星：低速可以放宽要求吧

万同学的解释言（语）简（焉）意（不）赅（详），不予评论。

王非：芯片内部为了transtion好又要把cell的驱动能力加大，这同样会增大功耗。所以transtion差不多就行了，没必要追求极致。

王非同学的解释表达了一个工程中常见的trade-off问题，理解容易，不过做起来麻烦。需要补充的是，为了transition变好增加的buffer或者加大的buffer，不仅仅增加了漏电，动态功耗也增加了。如何权衡最终还是要数据说话。