上升沿的疑问

最近在看两本讲信号完整性的书，其中提到随着芯片制造工艺的发展，一个数字信号的上升沿可以变得越来越陡峭。

根据频谱分析，上升沿越陡峭，这个信号的频谱包含的高频部分的比重越大。高频信号成分在阻抗不一致的传输线中，可能因为反射等原因带来一系列的信号完整性问题。

但是在芯片设计中，考虑到漏电功耗和时序约束，又是极力要避免数字信号的上升沿（transition）太平缓，通常在Timing Signoff时都要检查所有数字信号的transition不能高于某个值。

上升沿特性在芯片的数字IO上称为slew rate，可以反映出IO允许通过的数字信号的最大频率，一般也就百八十兆吧？

那么问题来了，先进工艺制造的芯片中的低速接口应该怎么处理？按照max transition的要求，即便是低速信号的上升沿也要努力做得陡峭，但是这个陡峭的上升沿带来的低速信号的信号完整性问题，需要按照高速信号来处理吗？这是一个需要解决的新问题吗？或者干脆在约束transition的时候，不同频率的信号按不同的max transition来约束？或者能否仅在这些低速信号连接到IO之前，把它们的上升沿给做得平缓一些？

另外在处理低速信号的时候，用一个高倍的时钟去做采样和生成的逻辑是比较方便和灵活的。但是如果考虑到上升沿带来的信号完整性问题，是否需要权衡一下这种方便和灵活呢？

请各位同学不吝赐教。