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RSS订阅原创 IC设计高级002：verilog 定位手段01-关键信号统计02-高电平计数还是低电平计数
1、Verilog定位手段：关键信号：高电平计数还是低电平计数？在IC设计中，进行需要对关键信号的特定状态进行计数，方便debug时进行状态判断。如对流控、反压等信号进行计数。有时候需要进行判断，是高电平计数还是低电平计数。判断标准是：选择高电平或者低电平计数，要保证能够观察到异常情况如下图所示:情况1：正常情况下rdy拉高后一直保持为1，不应该会出现右侧异常，偶尔为0，因此采用低...
2019-07-21 10:53:19
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原创 IC设计基础002：RAM的读延时与读数据锁存
1、什么是RAM的读延时？RAM读延时指的是读使能ren有效后获得有效读数据rdata所需的rclk周期数。RAM读延时通常有1拍延时、2拍延时以及3拍延时。图中所示为ren为RAM读使能，寄存器驱动，rdata为RAM读出的数据。图1下图所示为读延时为1拍的RAM时序图，此图是没有延时信息的RTL仿真时序图，在读使能信号ren有效后下一个时钟触发沿rdata数据有效。图2所示为带延时...
2019-07-14 11:58:33
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空空如也
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