IC设计高级002：verilog 定位手段01-关键信号统计02-高电平计数还是低电平计数

1、Verilog定位手段：关键信号：高电平计数还是低电平计数？

在IC设计中，进行需要对关键信号的特定状态进行计数，方便debug时进行状态判断。如对流控、反压等信号进行计数。有时候需要进行判断，是高电平计数还是低电平计数。

判断标准是：选择高电平或者低电平计数，要保证能够观察到异常情况

如下图所示:

情况1：正常情况下rdy拉高后一直保持为1，不应该会出现右侧异常，偶尔为0，因此采用低电平计数，如果出现异常，则计数器cnt不为0。如果采用高电平计数，则很难发现右侧异常

情况2：正常情况下rdy有高电平也有低电平，异常情况是一直为低电平，因此采用高电平计数，如果计数器cnt一直保持不变，则说明rdy一直处于低电平的异常状态。