- 从CPU传来如32位宽双向数据位，若干位数据线，还有控制信号如CS SEL WR等，CPU也不是只访问FPGA一家，而是所有想连接的外设，根据地址偏移量去选择不同的目标器件。很明显，CPU是异步访问FPGA，地址、数据、控制信号要控制好时序，进入FPGA内后要做本时域的同步化。一次访问只能传输一次数据，每次CS都要拉起，效率比较低下，控制不好可能有timing issue。
- 运动控制：同步模式，地址数据线不复用
- 数据采集：异步读写，地址数据线不复用，实现了DMA+中断方式读取FIFO内的数据
- FPGA配置方式详解：
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JATG模式
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AS（主动串行）模式
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PS（被动串行）模式
– 详细解释
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