触发器的建立时间和保持时间

触发器的建立时间和保持时间

图1 建立时间和保持时间示意图

<wbr style="line-height:25px"><wbr style="line-height:25px"><wbr style="line-height:25px"><strong>建立时间</strong>（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；</wbr></wbr></wbr>

<wbr style="line-height:25px"><wbr style="line-height:25px"><wbr style="line-height:25px"><strong>保持时间</strong>（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。<wbr style="line-height:25px"></wbr></wbr></wbr></wbr>

<wbr style="line-height:25px"><wbr style="line-height:25px"><wbr style="line-height:25px">如图1 。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。</wbr></wbr></wbr>

个人理解：

<wbr style="line-height:25px"><wbr style="line-height:25px"><wbr style="line-height:25px">1、建立时间（setup time）触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时间；建立时间决定了该触发器之间的组合逻辑的最大延迟。</wbr></wbr></wbr>

<wbr style="line-height:25px"><wbr style="line-height:25px"><wbr style="line-height:25px">2、保持时间（hold time）触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间；保持时间决定了该触发器之间的组合逻辑的最小延迟。</wbr></wbr></wbr>

同步总线的读操作

时钟在上升沿启动启动受控设备中的存储器的读操作，在上升沿的某个时候，数据到达受控设备的输出缓冲器，然后通过缓冲器把数据送到数据线上。数据总线上的数据在时钟下降沿到来之前，必须在总线上停留一段时间。这段时间是主控设备缓冲器的建立时间。为了满足主控设备所需的保持时间，受控设备在时钟下降沿之后要时总线上的数据至少稳定一个保持时间。

同步总线的写操作

一旦时钟信号出现在缓冲器的输入端，就把数据总线上的数据打入数据缓冲器内。因此，数据信号必须在时钟信号到达缓冲器前提前一段时间出现在总线上，这段时间为建立时间。为了使写操作稳定，在时钟信号消失后，数据信号在数据缓冲器还必须停留一段时间，这段时间为保持时间。

建立时间包括受控设备中的译码延迟，还包括信号通过不同总线上的门电路产生的滞后延迟。保持时间也包括滞后延迟。

在时序电路中，信号建立的顺序是地址信号、数据信号、读写信号(可看做是同步信号)。结束顺序是读写信号、数据信号、地址信号。地址信号最宽、读写信号最窄。读写数据时，地址信号和数据信号已经稳定，这样就不会出错。