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Verilog HDL
jackinzhou
追求卓越,成功会不期而至。享受过程,结果将水到渠成。
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Verilog HDL概述
Verilog HDL是一种硬件描述语言(HDL:Hardware Discription Language),是一种以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言,都是在20世纪80年代中期开发出来的。前者由Gateway Design Auto转载 2012-08-23 21:01:57 · 3171 阅读 · 1 评论 -
简单的Testbench例子(复位信号的产生)
简单的Testbench例子(复位信号的产生)/*code*/// 已经定义`timescale1ns/100psinitialbeginrst_n=0;#100;//延时100nsrst_n=1;//撤销复位end以任务的形式给出复位激励/*code*/initialbeginreset_task(100);//复位100ns,已经定义`timescale原创 2012-09-02 21:43:06 · 3907 阅读 · 0 评论 -
初始化储存器
Verilog提供了非常有用的系统任务来根据数据文件对储存器进行初始化。有两个任务可用来读取二进制数或者十六进制数。关键字$readmemb和$readmemh用于初始化储存器。用法:$readmemb("", );$readmemb("", , );$readmemb("", , , );$readmemh的语法与之相同。和是必须的。和是可选的。的默认值是储存器数组的开始原创 2012-08-26 18:16:46 · 1691 阅读 · 0 评论