该文详细介绍了在西南交大的EDA课程中，吴新春老师的实验项目——TIMER的设计。通过Verilog语言，文章阐述了如何利用时序逻辑捕捉START的上升沿，创建计时标志，并实现SECOND和MINUTE的计数，以及TIME_UP信号的精确控制。文中还提到了测试bench的编写和仿真波形分析，帮助读者理解代码逻辑。
西南交大EDA课程，吴新春老师课内实验——TIMER
一、实验内容及要求
二、内容讲解及代码编写
首先，先把顶层模块的输入端和输出端写上，几个输出先暂定为wire型
module TIMER
(
input wire SYSCLK , //题目给定的时钟输入周期是1s
input wire RST_B ,
input wire [2:0] TIME_MIN ,
input wire [5:0] TIME_SEC ,
input wire START ,
output wire [2:0] MINUTE ,
output wire [5:0] SECOND ,
output wire TIME_UP
);
endmodule分析下面的波形，我们可以看到，SECOND是在START的上升沿就开始计时，从0开始，在START的下降沿刚好计时一个周期1s，然后SECOND加1。因此，我们需要增加一个START上升沿信号start_p。
为了得到START的上升沿，我们需要先将START打一拍（与START波形相同，但慢一个周期）start_slow。start_slow在波形上比START慢一个周期，及start_slow时START的上一个周期的波形。当START为1，start_slow为0（即START上一个周期为0）时，此时就可以得到START的上升沿start_p，即start_p = START && （！start_slow）代码如下：
wire start_p ;
reg start_slow ;
assign start_p = START && (!start_slow);
//start_slow:将START打一拍，使用always即可达到这个目的
always@(posedge SYSCLK, negedge RST_B)
begin
if(!RST_B)
start_slow <= 1'b0;
else
start_slow <= START;
end因为START信号只在一个周期为高电平，所以我们不能直接将START信号作为SECOND开始计时的标志，因此我们还需要一个标志信号start_flag来让SECOND一直计时，这个信号在检测到START的上升沿时变为高电平，然后一直保持高电平，作为SECOND计时的标志。
reg start_flag ;
//start_flag:开始计时的标志信号
always@(posedge SYSCLK, negedge RST_B)
begin
if(!RST_B)
start_flag <= 1'b0;
else if(start_p)
start_flag <= 1'b1;
else
start_flag <= start_flag;
end有了start_flag信号，我们就可以开始写SECOND计时的逻辑了，但是，我们使用时序逻辑给start_flag赋的值，如果我们只用start_flag作为SECOND的计时条件，SECOND会在START晚一个周期计时，这与我们想要的效果不同，因此我们用start_p和start_flag两个信号作为SECOND计时的标志，只要这两个信号中有一个为高电平，就开始计时，另外我们使用parameter编码SECOND的最大值SECOND_MAX为59（这个最好在第一步写输入输出端口的时候就写上，在括号前加上，便于仿真），从0~59刚好60秒,计时到59秒后就清零重新计时，并且在计时到设定的时间后，停止计时。在这里，我就不展示只用start_flag作为SECOND计时的标志产生的效果了，读者可以自己去试一试。
另外，我们最开始定义的SECOND是wire型，这里我们使用always对SECOND进行赋值，需要将wire型改成reg型，包括后面的MINUTE信号，也是在always里赋值，也要改为reg型。
module TIMER
#(
parameter SECOND_MAX = 6'd59
)
(
input wire SYSCLK , //周期是1s
input wire RST_B ,
input wire [2:0] TIME_MIN ,
input wire [5:0] TIME_SEC ,
input wire START ,
output reg [2:0] MINUTE ,
output reg [5:0] SECOND ,
output wire TIME_UP
);
//SECOND:当前的秒数
always@(posedge SYSCLK, negedge RST_B)
begin
if(!RST_B)
SECOND <= 6'd0;
else if(MINUTE == TIME_MIN && SECOND == TIME_SEC)
SECOND <= SECOND;
else if(SECOND == SECOND_MAX)
SECOND <= 6'd0;
else if(start_p | start_flag)
SECOND <= SECOND + 1'b1;
end
写到这里，读者不妨想一想上面always语句中，如果将下面这两个顺序互换会出现什么样的情况，是不是没有影响呢，不妨试一试。
else if(MINUTE == TIME_MIN && SECOND == TIME_SEC)
SECOND <= SECOND;else if(SECOND == SECOND_MAX)
SECOND <= 6'd0;如果这两个顺序互换的话，当我们设定的时间为1分59秒的时候，SECOND就会清零，不会停止计时。只要设定的秒数为59秒，就会出现这样的情况，是不是和你想的一样呢。
SECOND的逻辑我们已经写好了，接下来就是MINUTE的逻辑了，当SECOND记到59秒是，让SECOND加1，并且在达到了我们设定的时间停止计时。
always@(posedge SYSCLK, negedge RST_B)
begin
if(!RST_B)
MINUTE <= 3'd0;
else if(MINUTE == TIME_MIN && SECOND == TIME_SEC)
MINUTE <= MINUTE;
else if(SECOND == SECOND_MAX)
MINUTE <= MINUTE + 1'b1;
end上面的always语句中，如果将这两个换个顺序，又会出现什么意想不到的问题呢？
else if(MINUTE == TIME_MIN && SECOND == TIME_SEC)
MINUTE <= MINUTE;else if(SECOND == SECOND_MAX)
MINUTE <= MINUTE + 1'b1;剩下的就是TIME_UP的逻辑了，分析波形图，我们可以发现，TIME_UP只在当前时间达到了设定的时间是保持一个周期的高电平，然后就变成低电平了。如果我们只用到达设定时间这个条件作为TIME_UP起效的条件，那么TIME_UP应该是一直保持高电平的，这与我们的要求不符，那如何解决这个问题呢？
我们设定另外一个time_up信号，这个信号按上述条件进行编写，并且是否开始计时（START，start_flag）也要作为time_up的条件，这样time_up就会在当前时间达到设定时间后一直为高电平，那么time_up会在当前时间达到设定时间是从0变成1，这样就产生了一个上升沿，并且在后面的时间不会再有上升沿产生，我们将这个上升沿作为TIME_UP，不就产生了TIME_UP只在一个周期保持高电平的情况吗。为了得到这个上升沿，我们还要定义一个time_up_slow。
wire time_up ;
reg time_up_slow;
assign time_up = ( MINUTE == TIME_MIN && SECOND == TIME_SEC && (START | start_flag) )? 1'b1 : 1'b0;
always@(posedge SYSCLK, negedge RST_B)
begin
if(!RST_B)
time_up_slow <= 1'b0;
else
time_up_slow <= time_up;
end
assign TIME_UP = time_up && (!time_up_slow);这样，代码就写完了。
三、编写testbench进行仿真
testbench1
我们用100ns代表0.1s
`timescale 100ns/100ns
module tb1_TIMER();
reg SYSCLK ;
reg RST_B ;
reg [2:0] TIME_MIN ;
reg [5:0] TIME_SEC ;
reg START ;
wire [2:0] MINUTE ;
wire [5:0] SECOND ;
wire TIME_UP ;
initial
begin
SYSCLK <= 1'b1 ;
RST_B <= 1'b0 ;
TIME_MIN <= 3'd4 ;
TIME_SEC <= 6'd48 ;
START <= 1'b0 ;
#10
RST_B <= 1'b1 ;
#10
START <= 1'b1 ;
#10
START <= 1'b0 ;
end
always#5 SYSCLK = ~SYSCLK;
TIMER
#(
.SECOND_MAX (6'd59)
)
TIMER_inst
(
.SYSCLK (SYSCLK ),
.RST_B (RST_B ),
.TIME_MIN (TIME_MIN ),
.TIME_SEC (TIME_SEC ),
.START (START ),
.MINUTE (MINUTE ),
.SECOND (SECOND ),
.TIME_UP (TIME_UP )
);
endmodule仿真波形
testbench2
`timescale 100ns/100ns
module tb2_TIMER();
reg SYSCLK ;
reg RST_B ;
reg [2:0] TIME_MIN ;
reg [5:0] TIME_SEC ;
reg START ;
wire [2:0] MINUTE ;
wire [5:0] SECOND ;
wire TIME_UP ;
initial
begin
SYSCLK <= 1'b1 ;
RST_B <= 1'b0 ;
TIME_MIN <= 3'd0 ;
TIME_SEC <= 6'd0 ;
START <= 1'b0 ;
#10
RST_B <= 1'b1 ;
#10
START <= 1'b1 ;
#10
START <= 1'b0 ;
end
always#5 SYSCLK = ~SYSCLK;
TIMER
#(
.SECOND_MAX (6'd59)
)
TIMER_inst
(
.SYSCLK (SYSCLK ),
.RST_B (RST_B ),
.TIME_MIN (TIME_MIN ),
.TIME_SEC (TIME_SEC ),
.START (START ),
.MINUTE (MINUTE ),
.SECOND (SECOND ),
.TIME_UP (TIME_UP )
);
endmodule仿真波形
注：如果你发现你的波形不对，但又不知道哪里出现了问题，就把定义的中间信号的波形也加进去，看一看哪个信号的波形没有按照我们的设想跑，然后对照着波形改代码。添加中间信号的方法如下：
这样子，我们的任务就完成了。
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